MOS集成電路的基本制造工藝

1、2021-11-26pn+n-epin+P-Sin+-BLCBESP+P+2021-11-26P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAATBL-uptepi-oxxmcxjc四層三結(jié)結(jié)構(gòu)的雙極晶體管四層三結(jié)結(jié)構(gòu)的雙極晶體管2021-11-26ECB相關(guān)知識點相關(guān)知識點2021-11-26MOS晶體管的動作晶體管的動作 MOS晶體管實質(zhì)上是一種使晶體管實質(zhì)上是一種使電流時而流過，時而切斷的電流時而流過，時而切斷的n+n+P型硅基板型硅基板柵極（金屬）柵極（金屬）絕緣層（絕緣層（SiO2）半半導(dǎo)導(dǎo)體體基基板板漏極漏極源極源極源極源極(S)漏極漏極(D)柵極柵

2、極(G)2021-11-26silicon substratesourcedraintop nitridemetal connection to sourcemetal connection to gatemetal connection to drainpolysilicon gatedoped siliconfield oxidegate oxide2021-11-26silicon substrate2021-11-26silicon substratefield oxide2021-11-26silicon substrate2021-11-26Shadow on photoresis

3、tExposed area of photoresistChrome platedglass maskUltraviolet Lightsilicon substrate2021-11-26非感光區(qū)域非感光區(qū)域silicon substrate感光區(qū)域感光區(qū)域2021-11-26Shadow on photoresistsilicon substratephotoresist2021-11-26silicon substratesilicon substrate腐蝕腐蝕2021-11-26silicon substratesilicon substratefield oxide去膠去膠2021

4、-11-26silicon substratethin oxide layer2021-11-26silicon substrategate oxide2021-11-26silicon substrategateultra-thin gate oxidepolysilicongate2021-11-26silicon substrategateScanning direction of ion beamimplanted ions in active region of transistorsImplanted ions in photoresist to be removed during

5、 resist strip. sourcedrainion beam2021-11-26silicon substrategatesourcedraindoped silicon2021-11-26自自對對準(zhǔn)工準(zhǔn)工藝藝1.1. 在有源區(qū)上覆蓋一層薄氧化層在有源區(qū)上覆蓋一層薄氧化層2.2. 淀積多晶硅，用多晶硅柵極版圖淀積多晶硅，用多晶硅柵極版圖刻蝕多晶硅刻蝕多晶硅3.3. 以多晶硅柵極圖形為掩膜板，刻以多晶硅柵極圖形為掩膜板，刻蝕氧化膜蝕氧化膜4.4. 離子注入離子注入2021-11-26silicon substratesourcedrain2021-11-26silicon substra

6、tecontact holesdrainsource2021-11-26silicon substratecontact holesdrainsource2021-11-26完整的完整的簡單簡單MOS晶體管晶體管結(jié)結(jié)構(gòu)構(gòu)silicon substratesourcedraintop nitridemetal connection to sourcemetal connection to gatemetal connection to drainpolysilicon gatedoped siliconfield oxidegate oxide2021-11-26CMOSFETP型型 si su

7、bn+n+p+p+2021-11-26VDDP阱工藝阱工藝N阱工藝阱工藝雙阱工藝雙阱工藝P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si2021-11-26 N-Si-襯底 P-well P-wellP-well N+ N+ P+ P+ N+ P+N-SiP2021-11-26具體步驟如下：具體步驟如下：1生長二氧化硅（濕法氧化）：生長二氧化硅（濕法氧化）： S i - 襯底 S i O2Si(固體固體)+ 2H2O SiO2（固體）（固體）+2H2

8、2021-11-262021-11-262P阱光刻：阱光刻：光源光源2021-11-262021-11-26P+P-well3P阱摻雜：阱摻雜：2021-11-262021-11-26電流電流積分積分器器2021-11-26有源區(qū)有源區(qū)：nMOS、PMOS 晶體管形成的區(qū)域晶體管形成的區(qū)域P+N+N+P+N-SiP-wellP-wellP-well 淀積氮化硅淀積氮化硅 光刻有源區(qū)光刻有源區(qū) 場區(qū)氧化場區(qū)氧化 去除有源區(qū)氮化硅及二氧化硅去除有源區(qū)氮化硅及二氧化硅SiO2隔離島隔離島2021-11-26有源區(qū)depositednitride layer有源區(qū)光刻板N型p型MOS制作區(qū)域(漏-柵-

9、源)2021-11-26P-well1. 淀積氮化硅：淀積氮化硅：氧化膜生長（濕法氧化）氧化膜生長（濕法氧化）P-well氮化膜生長氮化膜生長P-well涂膠涂膠P-well對版曝光對版曝光有源區(qū)光刻板有源區(qū)光刻板2. 光刻有源區(qū)：光刻有源區(qū)：2021-11-26P-well顯影顯影P-well氮化硅刻蝕去膠氮化硅刻蝕去膠3. 場區(qū)氧化：場區(qū)氧化：P-well場區(qū)氧化（濕法氧化）場區(qū)氧化（濕法氧化）P-well去除氮化硅薄膜及有源區(qū)去除氮化硅薄膜及有源區(qū)SiO22021-11-26P-well去除氮化硅薄膜及有源區(qū)去除氮化硅薄膜及有源區(qū)SiO2P-wellP+N+N+P+N-SiP-well柵

10、極氧化膜柵極氧化膜多晶硅柵極多晶硅柵極 生長柵極氧化膜生長柵極氧化膜 淀積多晶硅淀積多晶硅 光刻多晶硅光刻多晶硅2021-11-26P-well生長柵極氧化膜生長柵極氧化膜P-well淀積多晶硅淀積多晶硅P-well涂膠光刻涂膠光刻多晶硅光刻板多晶硅光刻板P-well多晶硅刻蝕多晶硅刻蝕2021-11-26掩膜4 ：P+區(qū)光刻區(qū)光刻 1、P+區(qū)光刻區(qū)光刻 2、離子注入、離子注入B+，柵區(qū)有多晶硅做掩蔽，柵區(qū)有多晶硅做掩蔽， 稱為硅柵自對準(zhǔn)工藝。稱為硅柵自對準(zhǔn)工藝。 3、去膠、去膠P-wellP+N+N+P+N-SiP-wellP-wellP+P+2021-11-26P-wellP+P-well

11、P+P+硼離子注入硼離子注入去膠去膠2021-11-26掩膜5 ：N+區(qū)光刻區(qū)光刻 1、N+區(qū)光刻區(qū)光刻 2、離子注入、離子注入P+，柵區(qū)有多晶硅做掩蔽，柵區(qū)有多晶硅做掩蔽， 稱為硅柵自對準(zhǔn)工藝。稱為硅柵自對準(zhǔn)工藝。 3、去膠、去膠P-wellP+N+N+P+N-SiP-wellP-wellP+P+N+N+2021-11-26P-wellN+P-wellP+P+磷離子注入磷離子注入去膠去膠P+P+N+N+2021-11-26掩膜6 ：光刻接觸孔：光刻接觸孔1、淀積、淀積PSG.2、光刻接觸孔、光刻接觸孔3、刻蝕接觸孔、刻蝕接觸孔P-wellP+N+N+P+N-SiP-wellP-wellP+P

12、+N+N+磷硅玻璃（磷硅玻璃（PSG)2021-11-26掩膜6 ：光刻接觸孔：光刻接觸孔P-wellP+P+N+N+淀積PSGP-wellP+P+N+N+光刻接觸孔P-wellP+P+N+N+刻蝕接觸孔P-wellP+P+N+N+去膠2021-11-262021-11-26掩膜7 ：光刻鋁線：光刻鋁線1、淀積鋁、淀積鋁.2、光刻鋁、光刻鋁3、去膠、去膠P-wellP-wellP+P+N+N+2021-11-26P-wellP+P+N+N+鋁線鋁線PSG場氧場氧柵極氧化膜柵極氧化膜P+區(qū)區(qū)P-wellN-型硅極板型硅極板多晶硅多晶硅N+區(qū)區(qū)2021-11-26Example: Intel 0.

13、25 micron Process5 metal layersTi/Al - Cu/Ti/TiNPolysilicon dielectric2021-11-26Interconnect Impact on Chip2021-11-26掩膜8 ：刻鈍化孔：刻鈍化孔CircuitPADCHIP雙阱標(biāo)準(zhǔn)CMOS工藝P+p-epip welln wellp+n+gate oxideAl (Cu)tungstenSiO2SiO2TiSi2field oxide增加器件密度增加器件密度防止寄生晶體管效應(yīng)（閂鎖效應(yīng)）防止寄生晶體管效應(yīng)（閂鎖效應(yīng)）p-epiP阱阱n+STITiSi2STI深亞微米深亞微米CM

14、OSCMOS晶體管結(jié)構(gòu)晶體管結(jié)構(gòu)STISTISTIN阱阱n-n+n-p+p-p+p-源/漏擴(kuò)展區(qū)淺槽隔離側(cè)墻多晶硅硅化物2021-11-26功耗功耗驅(qū)動能力驅(qū)動能力CMOS雙極型雙極型Bi-CMOSBiCMOS集成電路工藝2021-11-26BiCMOSBiCMOS工藝分類工藝分類以以CMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOS工藝工藝以雙極工藝為基礎(chǔ)的以雙極工藝為基礎(chǔ)的BiCMOS工工藝。藝。2021-11-26以以P P阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝NPN晶體管電流增益?。痪w管電流增益?。患姌O的串聯(lián)電阻很大集電極的串聯(lián)電阻很大;NPN管管C

15、極只能接固定電位，從而限制了極只能接固定電位，從而限制了NPN管的使用管的使用2021-11-26以以NN阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝NPN具有較薄的基區(qū)，提高了其性能；具有較薄的基區(qū)，提高了其性能；N阱使得阱使得NPN管管C極與襯底隔開，可根據(jù)電路需要接電位極與襯底隔開，可根據(jù)電路需要接電位集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動能力集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動能力在現(xiàn)有在現(xiàn)有N阱阱CMOS工藝上增加一塊掩膜板工藝上增加一塊掩膜板2021-11-26 以以NN阱阱CMOSCMOS工藝為基礎(chǔ)的改進(jìn)工藝為基礎(chǔ)的改進(jìn)BiCMOSBiCMOS工藝工藝使使NPN管的集電極串聯(lián)電阻減小管的集電極串聯(lián)電阻減小5 6倍倍；使使CMOS器件的抗閂鎖性能大大提高器件的抗閂鎖性能大大提高2021-11-26三、后部封裝三、后部封裝 （在另外廠房）（在另外廠房）（1）背面減?。┍趁鏈p?。?）切片）切片（3）粘片）粘片（4）壓焊：金絲球焊）壓焊：金絲球焊（5）切筋）切筋（6）整形）整形（7）密封）密封（8