等精度頻率計畢業(yè)設計大概

1、畢業(yè)論文（設計）題 目 等精度數(shù)字頻率計 院 系 電子信息學院 專 業(yè) 電子信息工程 班 級 XXXXXXX 考生姓名 XXXXXXXXXX 準考證號 XXXXXXXXXXXXXXX 指導老師 XXXXXXX 13目錄摘要1第一章 緒 論21.1 頻率計概述21.2頻率計發(fā)展現(xiàn)狀31.3 FPGA概述41.4 VHDL簡介5第二章 等精度頻率計工作原理72.1 等精度頻率計的工作原理72.2頻率測量模塊82.3周期測量模塊92.4 脈寬測量模塊92.5占空比測量模塊10第三章 基于FPGA器件的功能模塊電路設計113.1脈沖同步檢測電路113.2鎖存器113.3乘法器123.4 除法器13第四

2、章 主要VHDL源程序164.1 等精度頻率計測試模塊164.2 計數(shù)模塊184.3 仿真結果18第五章 設計總結21參考文獻22致謝23摘要關鍵字：第一章 緒 論1.1 頻率計概述1.2頻率計發(fā)展現(xiàn)狀1.3 FPGA概述1.4 VHDL簡介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確8認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE-1076(簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，

3、或宣布自己的設計工具可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，(簡稱93版)?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL與Verilog語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬

4、件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱可視部分及端口)和內(nèi)部(或稱不可視部分)。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。應用VHDL進行工程設計的優(yōu)點是多方面的。(1)與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計

5、大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。(3)VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。(4)對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設計轉變成門級網(wǎng)表。(5)VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。第二章 等精度頻率計工

6、作原理2.1 等精度頻率計的工作原理圖2-1 等精度數(shù)字頻率計工作原理 圖2-1中預置門控制信號CL可由單片機發(fā)出，可以證明，在1秒0.1秒時間選擇的范圍內(nèi)，CL的時間寬度對測頻精度幾乎沒有影響，在此設其寬度為Tpr.BZH和TF模塊是兩個可控的32位高速計數(shù)器，BENA和ENA分別是它們的計數(shù)允許信號端，高電平有效。 標準頻率信號從BZH的時鐘輸入端BCLK輸入，設其頻率為Fs.;經(jīng)整形后的被測信號從與BZH相思的32位計數(shù)器TF的時鐘輸入端TCLK輸入，設其真實頻率值為Fxe，被測頻率為Fx。測頻原理說明如下：2.2頻率測量模塊1) 直接測頻法： 把被測頻率信號經(jīng)整形電路處理后加到閘門的一

7、個輸入端，只有在閘門開通時間T（以秒計）內(nèi)，被計數(shù)的脈沖送到十進制計數(shù)器進行計數(shù)。2) 組合測頻法：是指在高頻時采用的直接測頻法，低頻時采用直接測量周期法測信號的周期，然后換算成頻率。3) 倍頻法：是指把頻率測量范圍分成多個頻段，使用倍頻技術，根據(jù)頻段設置倍頻系數(shù)，將經(jīng)整形的低頻信號進行倍頻后再進行測量，對高頻段直接進行測量。倍頻法比較難實現(xiàn)。4) 等精度測頻法2.3周期測量模塊圖2-3 測評、周期控制模塊1） 直接周期測量法：用被測信號經(jīng)方法整形后形成的方波信號直接控制計數(shù)門控電路，使主門開放時間等于信號周期Tx,時標為Ts的脈沖在主門開放時間進入計數(shù)器，設在Tx期間計數(shù)值為N，可以根據(jù)以下

8、公式來算的被測信號周期： （2-3） 經(jīng)誤差分析，可得結論：用該測量法測量時，被測信號的頻率越高，測量越大。2）等精度周期測量法：該方法在測量電路和測量精度上與等精度頻率測量完全想通，只是進行計算公式不同，用周期1/T代換頻率f即可，其計算公式為： （2-4）2.4 脈寬測量模塊圖2-5 測脈寬、占空比控制模塊圖 在進行脈沖寬度測量時，首先經(jīng)信號處理電路進行處理，限制只有信號的70MHZ幅度機器以上部分才能輸入數(shù)字測量部分。脈沖邊沿被處理的非常陡峭，然后送入測量計數(shù)器進行測量。測量電路在檢測到脈沖信號的上升沿時倒開計數(shù)器，在下降沿時關閉計數(shù)器，設脈沖寬度為Twx，計算公式為： （2-5）2.5

9、占空比測量模塊對于占空比K的測量，可以通過測量正反兩個脈寬的計數(shù)值來獲得。設正脈寬的計數(shù)值N1，對負脈寬的計數(shù)值為N2，則周期計數(shù)值為N1+N2，于是K為： （2-6） 第三章 基于FPGA器件的功能模塊電路設計3.1脈沖同步檢測電路3.2鎖存器3.3乘法器第四章 主要VHDL源程序4.1 等精度頻率計測試模塊LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC; START, CL

10、RTRIG, FSTD, TF: IN STD_LOGIC; SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); EEND: OUT STD_LOGIC; -CPBZ ENDD: OUT STD_LOGIC); END ENTITY DJDPLJ; ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS -自校/測試頻率選擇模塊例化PORT(CHKF, FIN, CHOIS: IN STD_LOGIC; FOUT: OUT STD_LOGIC); END C

11、OMPONENT FIN; COMPONENT CONTRL IS -測頻、周期控制模塊例化PORT(FIN, START, CLR, FSD: IN STD_LOGIC; CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC); END COMPONENT CONTRL; COMPONENT CNT IS -計數(shù)模塊的例化PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END COMPONENT CNT ; COMPONENT CONTRL2 IS -測脈寬、占空比控制模塊例化PORT(

12、FIN, START, CLR: IN STD_LOGIC; ENDD, PUL: OUT STD_LOGIC); END COMPONENT CONTRL2; COMPONENT GATE IS -計數(shù)器二頻率切換模塊例化PORT(CLK2, FSD, CNL, PUL: IN STD_LOGIC; CLKOUT: OUT STD_LOGIC); END COMPONENT GATE; SIGNAL INCLK: STD_LOGIC; SIGNAL FOUT, CLRC: STD_LOGIC; SIGNAL CLK1, CLK2, CLKOUT, PUL: STD_LOGIC; SIGNAL

13、 Q1, Q2: STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN OO<= Q1(7 DOWNTO 0) WHEN SEL="000" -當SEL輸入000時將Q1賦給OO ELSE Q1(15 DOWNTO 8) WHEN SEL="001" ELSE Q1(23 DOWNTO 16) WHEN SEL="010" ELSEQ1(31 DOWNTO 24) WHEN SEL="011" ELSE Q2(7 DOWNTO 0) WHEN SEL="100" ELS

14、E Q2(15 DOWNTO 8) WHEN SEL="101" ELSE Q2(23 DOWNTO 16) WHEN SEL="110" ELSE Q2(31 DOWNTO 24) WHEN SEL="111" ELSE "00000000" FENPIN: PROCESS(FSTD) IS BEGIN IF FSTD'EVENT AND FSTD='1' THEN -由FSTD=1裝載新數(shù)據(jù) INCLK<=NOT INCLK; END IF; END PROCESS FENPIN;

15、 FCH: FIN PORT MAP(CHKF=>CHEKF, FIN=>FINPUT, CHOIS=>CHOICE, FOUT=>FOUT); CON: CONTRL PORT MAP(FIN=>FOUT, START=>START, CLR=>CLRTRIG, FSD=>INCLK, CLK1=>CLK1, EEND=>EEND, CLK2=>CLK2, CLRC=>CLRC); CONT1: CNT PORT MAP(CLK=>CLK1, CLR=>CLRC, Q=>Q1); CONT2: CNT

16、PORT MAP(CLK=>CLKOUT, CLR=>CLRC, Q=>Q2); CON2: CONTRL2 PORT MAP(FIN=>FOUT, START=>START, CLR=>CLRC,PUL=>PUL, ENDD=>ENDD); GATE1: GATE PORT MAP(CLK2=>CLK2, FSD=>INCLK, CNL=>TF, PUL=>PUL, CLKOUT=>CLKOUT); END ARCHITECTURE ART 4.2 計數(shù)模塊LIBRARY IEEE; USE IEEE.STD_LO

17、GIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END ENTITY CNT; ARCHITECTURE ART OF CNT IS SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0); -定義CNT的數(shù)據(jù)類型 BEGIN PROCESS(CLK, CLR) ISBEGINIF CLR='1' THEN CNT<="00000000000000000000000000000000" -利用IF語句確定CNT的數(shù)據(jù)ELSIF CLK'EVENT AND CLK='1' THEN CNT<=CNT+1; END IF; END