3組合邏輯電路習(xí)題解答（精編版）

1、自我檢測題1. 組合邏輯電路任何時刻的輸出信號，與該時刻的輸入信號有關(guān)，與以前的輸入信號無關(guān)。2. 在組合邏輯電路中，當(dāng)輸入信號改變狀態(tài)時，輸出端可能出現(xiàn)瞬間干擾窄脈沖的現(xiàn)象稱為競爭冒險。3. 8 線 3 線優(yōu)先編碼器74ls148 的優(yōu)先編碼順序是i 7 、i 6 、i 5 、i 0 ，輸出為y2 y1y0 。輸入輸出均為低電平有效。當(dāng)輸入i 7 i 6 i 5i 0 為時，輸出y2 y1y0 為 010。4. 3 線 8 線譯碼器74hc138 處于譯碼狀態(tài)時，當(dāng)輸入a2 a1 a0 =001 時，輸出y7 y0 =。5. 實(shí)現(xiàn)將公共數(shù)據(jù)上的數(shù)字信號按要求分配到不同電路中去的電路叫數(shù)據(jù)分配

2、器。6. 根據(jù)需要選擇一路信號送到公共數(shù)據(jù)線上的電路叫數(shù)據(jù)選擇器。7. 一位數(shù)值比較器，輸入信號為兩個要比較的一位二進(jìn)制數(shù)，用a、b 表示，輸出信號為比較結(jié)果： y(a b) 、y(a b) 和 y(a b) ，則 y(a b) 的邏輯表達(dá)式為ab 。8. 能完成兩個一位二進(jìn)制數(shù)相加，并考慮到低位進(jìn)位的器件稱為全加器。9. 多位加法器采用超前進(jìn)位的目的是簡化電路結(jié)構(gòu)×。 （，×）10. 組合邏輯電路中的冒險是由于引起的。a 電路未達(dá)到最簡b電路有多個輸出c電路中的時延d 邏輯門類型不同11. 用取樣法消除兩級與非 門電路中可能出現(xiàn)的冒險，以下說法哪一種是正確并優(yōu)先考慮的？a

3、 在輸出級加正取樣脈沖b在輸入級加正取樣脈沖 c在輸出級加負(fù)取樣脈沖d在輸入級加負(fù)取樣脈沖 12當(dāng)二輸入 與非 門輸入為變化時，輸出可能有競爭冒險。a 01 10b 00 10c 10 11d 11 0113. 譯碼器74hc138 的使能端e1 e 2 e 3取值為時，處于允許譯碼狀態(tài)。a 011b 100c 101d 01014. 數(shù)據(jù)分配器和有著相同的基本電路結(jié)構(gòu)形式。a 加法器b編碼器c數(shù)據(jù)選擇器d 譯碼器15在二進(jìn)制譯碼器中，若輸入有4 位代碼，則輸出有個信號。a 2b 4c 8d 1616. 比較兩位二進(jìn)制數(shù)a=a 1a0 和 b=b 1b 0，當(dāng) a b 時輸出f=1，則 f 表

4、達(dá)式是。a fa1 b1b. fa1 a0b1b0c. fa1 b1a1b1 a0 b0d fa1 b1a0b017. 集成 4 位數(shù)值比較器74ls85 級聯(lián)輸入 ia b、ia=b 、ia b 分別接 001，當(dāng)輸入二個相等的4 位數(shù)據(jù)時， 輸出 fa b、fa=b 、fa b 分別為。a 010b001c100d 01118. 實(shí)現(xiàn)兩個四位二進(jìn)制數(shù)相乘的組合電路，應(yīng)有個輸出函數(shù)。a 8b 9c 10d 1119. 設(shè)計一個四位二進(jìn)制碼的奇偶位發(fā)生器（假定采用偶檢驗(yàn)碼），需要個異或門。a 2b 3c 4d 520. 在圖中，能實(shí)現(xiàn)函數(shù)fabbc 的電路為。（a）（ b）（ c） 圖a 電路

5、（ a）b電路（ b）c電路（ c）d 都不是習(xí)題1. 分析圖所示組合邏輯電路的功能，要求寫出與- 或邏輯表達(dá)式，列出其真值表，并說明電路的邏輯功能。圖解：co =ab +bc+ac真值表abcscoabcsco0000010010001101010101010110010110111111電路功能：一位全加器，a、b 為兩個加數(shù)，c 為來自低位的進(jìn)位，s 是相加的和，co 是進(jìn)位。2. 已知邏輯電路如圖所示，試分析其邏輯功能。圖解：（ 1）邏輯表達(dá)式p1abc， p2bp1b abc ， p3ap1aabc ， p4cp1c abc（ 2）真值表abcfabcf000010010011101

6、101011101（ 3）功能01111110從真值表看出，abc=000 或 abc=111 時， f=0，而 a、b、c 取值不完全相同時，f=1。故這種電路稱為“不一致”電路。6. 試設(shè)計一個全減器組合邏輯電路。全減器是可以計算三 個數(shù) x、y、bi的差，即d=x- y- ci。當(dāng) x y+bi時，借位輸出bo置位。解： 設(shè)被減數(shù)為 x，減數(shù)為 y，從低位來的借位為 bi ，則 1 位全減器的真值表如圖 (a) 所示，其中 d為全減差， bo為向高位發(fā)出的借位輸出。（1）真值表xybidboxybidbo0000010010001111010001011110000110111111由卡

7、諾圖得電路圖7. 設(shè)計組合邏輯電路，將4 位無符號二進(jìn)制數(shù)轉(zhuǎn)換成格雷碼。解： （1）列出 4 位二進(jìn)制碼4 位格雷碼的轉(zhuǎn)換真值表，如表所示。輸入輸出輸入輸出b3b2b1b0g3g2g1g0b3b2b1b0g3g2g1g000000000100011000001000110011101001000111010111100110010101111100100011011001010010101111101101101100101111010010111010011111000（ 2）根據(jù)真值表分別畫出輸出變量g3， g2， g1， g0 的卡諾圖，如圖4.1.2-12 所示?；喓螅胓3b3 ，

8、 g2b3b2 ， g1b2b1 ， g0b1b0（ 3）由邏輯表達(dá)式得電路實(shí)現(xiàn)，如圖所示。11. 試用卡諾圖法判斷邏輯函數(shù)式y(tǒng)（ a， b， c， d ） = m（ 0， 1， 4， 5， 12， 13， 14 ， 15）是否存在邏輯險象，若有，則采用增加冗余項(xiàng)的方法消除，并用與非 門構(gòu)成相應(yīng)的電路。解：卡諾圖如圖（a）所示。最簡邏輯函數(shù)式為：此函數(shù)存在邏輯險象。只要如圖所示增加冗余項(xiàng)用與非 門構(gòu)成的相應(yīng)電路如圖(b)所示。bc 即可，邏輯式變?yōu)椋海╝）（b）12. 已知y( a, b, c, d )m(0,3,7,8,9,10,11,12,13 )d (1,2,14) ，求 y 的無競爭冒

9、險的最簡與- 或式。解：卡諾圖如圖所示：上式中 a bc 為冗余項(xiàng)，以消除競爭冒險。13. 某一組合電路如圖所示，輸入變量（a， b， d）的取值不可能發(fā)生（0， 1， 0）的輸入組合。分析它的競爭冒險現(xiàn)象，如存在，則用最簡單的電路改動來消除之。圖解：解法1：從邏輯圖得到以下表達(dá)式： 根據(jù)表達(dá)式得到卡諾圖：但由于從卡諾圖可見，包圍圈有兩處相切，因此存在競爭冒險現(xiàn)象?？梢酝ㄟ^相切點(diǎn)位置增加一個乘積項(xiàng)，得fab cbc daca c dabd進(jìn)一步分析，當(dāng)acd =000 時，fbb ，由于輸入變量（a， b， d）的取值不可能發(fā)生（ 0， 1， 0）的輸入組合，因此，當(dāng)acd =000 時， b

10、 必然為 0，不會產(chǎn)生競爭冒險。因此，ac d 這一項(xiàng)不需要增加，只需要增加ab d 。電路圖為：解法二：如果邏輯表達(dá)式在某種取值下，出現(xiàn)faa、 fbb 、 fcc 、fdd ，就有可能出現(xiàn)競爭冒險。根據(jù)邏輯表達(dá)式fab cbc dac ， faa和 fdd 不會出現(xiàn)。當(dāng) a=c= d=0 ，出現(xiàn) fbb ，但由于輸入變量（ a， b， d ）的取值不可能發(fā)生（ 0，1，0）的輸入組合，因此，當(dāng)acd =000 時， b 必然為 0，因此也不會產(chǎn)生競爭冒險。只有當(dāng) a=b= 1， d = 0，出現(xiàn) fcc ，存在競爭冒險問題，加冗余項(xiàng)ab d 可消除競爭冒險。14電路如圖所示，圖中均為2 線

11、 4 線譯碼器。（ 1）欲分別使譯碼器處于工作狀態(tài)，對應(yīng)的c、d 應(yīng)輸入何種狀態(tài)（填表）；（ 2）試分析當(dāng)譯碼器工作時，請對應(yīng)（ 3）說明圖的邏輯功能。表a、b 的狀態(tài)寫出y10 y13 的狀態(tài)（填表）；表處 于工 作 狀態(tài)的譯碼器c、d 應(yīng)輸入的狀態(tài)abcd00110101圖解：處 于工 作 狀態(tài)的譯碼器c、d 應(yīng)輸入的狀態(tài)abcd0000011101011011101011011111111038h0111111139h101111113ah110111113bh111011113ch111101113dh111110113eh111111013fh11111110邏輯功能：由74ls13

12、9 構(gòu)成的 4 線 16 線譯碼器15圖所示電路是由3 線 -8 線譯碼器 74hc138 及門電路構(gòu)成的地址譯碼電路。試列出此譯碼電路每個輸出對應(yīng)的地址，要求輸入地址a7a6a5a4 a3 a2 a1 a0 用十六進(jìn)制表示。圖解：由圖可見，74hc138 的功能擴(kuò)展輸入端必須滿足e1 1、 e 2e 30 才能正常譯碼，因此e1 a 31； e 2a4 a5 ， 即 a4 1， a5 1；e 3a6a70 ， 即 a6 0， a7 0。所以，該地址譯碼器的譯碼地址范圍為a 7a6a5a4a3a2 a1 a0 00111a2a1a0 0011100000111111 ，用十六進(jìn)制表示即為38h

13、 3fh 。輸入、輸出真值表如表1 所示。表 1地址輸入a7 a6 a5 a4 a3 a2 a1a0地址譯碼器的真值表譯碼輸出16寫出圖所示電路的邏輯函數(shù)，并化簡為最簡與-或表達(dá)式。圖解：由圖（ a）寫出邏輯函數(shù)并化簡，得17試用一片3 線-8 線譯碼器74hc138 和最少的門電路設(shè)計一個奇偶校驗(yàn)器，要求當(dāng)輸入變量 abcd 中有偶數(shù)個1 時輸出為1，否則為0。（ abcd 為 0000 時視作偶數(shù)個1）。解： fa b c da bcdabc dabc dab c dabc dabc dabcd連接圖18. 用一個8 線-3 線優(yōu)先編碼器74hc148 和一個 3 線-8 線譯碼器74hc

14、138 實(shí)現(xiàn) 3 位格雷碼 3 位二進(jìn)制的轉(zhuǎn)換。解：根據(jù)下表可得到連線圖：g2g1g0b2b1b000000000100101101001001111010011110110111010011119. 根據(jù)圖所示4 選 1 數(shù)據(jù)選擇器，寫出輸出z 的最簡 與-或表達(dá)式。解： za babcababcbacac20. 由 4 選 1 數(shù)據(jù)選擇器和門電路構(gòu)成的組合邏輯電路如圖所示，試寫出輸出e 的最簡邏輯函數(shù)表達(dá)式。解： ea b cdabcdabc dabc dacc d圖圖21. 由 4 選 1 數(shù)據(jù)選擇器構(gòu)成的組合邏輯電路如圖所示，請畫出在圖所示輸入信號作用下， l 的輸出波形。圖解： 4

15、選 1 數(shù)據(jù)選擇器的邏輯表達(dá)式為： 將 a1=a， a0= b， d 0=1 ，d 1= c， d 2c ， d3 =c 代入得根據(jù)表達(dá)式可畫出波形圖：22. 已知用8 選 1 數(shù)據(jù)選擇器74ls151 構(gòu)成的邏輯電路如圖所示，請寫出輸出l 的邏輯函數(shù)表達(dá)式，并將它化成最簡與-或表達(dá)式。圖解：（ 1）寫出邏輯函數(shù)表達(dá)式：（ 2）用卡諾圖化簡23. 用一個8 選 1 數(shù)據(jù)選擇器74ls151 和非門實(shí)現(xiàn)：解： ye( a bcac bfbca da cb f )24. 圖所示是用二個4 選 1 數(shù)據(jù)選擇器組成的邏輯電路，試寫出輸出z 與輸入 m 、n、 p、q 之間的邏輯函數(shù)式。圖解； z（ n

16、mqn m q）p（n m qn mq ） p25. 用二個4 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)l，允許使用反相器。解： le a bc deabcdeabc deabdefbce電路圖26. 一個組合邏輯電路有兩個控制信號c1 和 c2 ，要求：（ 1） c2c1 =00時，fab（ 2） c2 c1 =01時，fab（ 3） c2c1 =10時，fab（ 4） c2 c1 =11時，fab試設(shè)計符合上述要求的邏輯電路（器件不限） 解：方法一：真值表卡諾圖化簡邏輯圖 真值表c2c1abfc2c1abf0000010001000111001000101101000011010110010011100

17、0010111101001101111000111011111卡諾圖化簡邏輯圖方法二：利用數(shù)據(jù)選擇器和少量門電路實(shí)現(xiàn)27. 試用 4 選 1 數(shù)據(jù)選擇器74ls153 （ 1/2 ）和最少量的與非 門實(shí)現(xiàn)邏輯函數(shù)f a cc db c d 。解： faccdbc dac(dd)cdb c d令 a1=c， a0 =d ， d 0ab ， d1a ， d 2=1， d3 =0連線圖：28. p（ p2 p1 p0 ）和 q（ q2q1q0 ）為兩個三位無符號二進(jìn)制數(shù)，試用一個74ls138 和一個74ls151 和盡可能少的門電路設(shè)計如下組合電路：當(dāng)p= q 時輸出f= 1，否則 f=0。解：2

18、9. 試用 8 選 1 數(shù)據(jù)選擇器74ls151 實(shí)現(xiàn)邏輯函數(shù)l=ab+ac。解： labacabcabcabcabcm7m6m530. 用 8 選 1 數(shù)據(jù)選擇器74ls151 設(shè)計一個組合電路。該電路有3 個輸入 a、b、 c 和一個工作模式控制變量m ，當(dāng) m= 0 時，電路實(shí)現(xiàn)“意見一致”功能（a， b， c 狀態(tài)一致時輸出為 1，否則輸出為0），而 m= 1 時，電路實(shí)現(xiàn)“多數(shù)表決”功能，即輸出與a， b， c 中多數(shù)的狀態(tài)一致。解：mabcfmabcf000011000000010100100010010100001101011101000110000101011011011001

19、11010111111111電路圖31. 已知 8 選 1 數(shù)據(jù)選擇器 74ls151 芯片的選擇輸入端 a2 的引腳折斷，無法輸入信號， 但芯片內(nèi)部功能完好。試問如何利用它來實(shí)現(xiàn)函數(shù) f (a,b,c) m(1,2,4,7) 。要求寫出實(shí)現(xiàn)過程，畫出邏輯圖。解： 對于 lsttl 集成芯片，某個輸入引腳折斷后該腳懸空，相當(dāng)于輸入高電平 1。74ls151 的高位地址端 a 2 折斷后，輸出不再響應(yīng) d 0， d 1 ， d2 ， d 3 輸入， 8 選 1 數(shù)據(jù)選擇器只相當(dāng)于一個 4 選 1，此時地址輸入為 a1a0，數(shù)據(jù)輸入為 d4， d 5， d 6 ， d7 ，輸出 y 等于與函數(shù) f

20、 相比較不難看出，只要令 ab 為地址，則 d 4 c， d 5 c ， d 6 c ， d7 c。邏輯圖如圖所示。圖 a4.2.2-5題 11 的電路實(shí)現(xiàn)32. 用三片四位數(shù)值比較器74ls85 實(shí)現(xiàn)兩個12 位二進(jìn)制數(shù)比較。解：33. 用一片4 位數(shù)值比較器74hc85 和適量的門電路實(shí)現(xiàn)兩個5 位數(shù)值的比較。解：高 4 位加到比較器數(shù)值輸入端，最低位產(chǎn)生級聯(lián)輸入。w0v0i( a b)i( a b)i(a=b)00001010101010011001i（ a b ）w0 v0 ，i（ a b）w0v 0 ， i（ a=b ） =w0 v034. 用兩個四位加法器74283 和適量門電路設(shè)

21、計三個4 位二進(jìn)制數(shù)相加電路。解：三個4 位二進(jìn)制數(shù)相加，其和應(yīng)為6 位?；倦娐啡鐖D所示。兩個加法器產(chǎn)生的進(jìn)位通過一定的邏輯生成和的高兩位。co 1co2s5s40000010110011110s4co1co2 ，s5co1co235. a、b 為 4 位無符號二進(jìn)制數(shù)（ b 0），用一個74ls283 、非門和一個其它類型門電路實(shí)現(xiàn)：當(dāng)a=（ b- 1）模 16 時，輸出y=1，否則為0。解：（ b-1 ）模 16 即為 b-1 a= b-1 時 y=1，否則 y=0，即 b-1-a =b+ a +1-1= b+ a 為 0 時， y=1 。36. a、b 為四位二進(jìn)制數(shù)，試用一片74283 實(shí)現(xiàn) y=4a+ b。解： y=4 a+ b=a3a 2a 1a 000+ b3b2b1b037. 用一片74283 和盡量少的門電路設(shè)計余3 碼到 2421 碼的轉(zhuǎn)換。解：余 3 碼到 2421 碼的轉(zhuǎn)換的真值表為：a3a2a1a0b3b2b1b000110000010000010101001001100011