基于veriloghdl的數(shù)字密碼鎖的設(shè)計

1、成績課程設(shè)計報告題目:基于veri log hdl的數(shù)字密碼鎖的設(shè)計學(xué)生姓名江留勝學(xué)生學(xué)號0908030113系別電氣信息工程學(xué)院專業(yè)電子信息工程屆另:2013 屆指導(dǎo)教師馬立憲基于ver i i og hdl的數(shù)字密碼鎖的設(shè)計學(xué) 生：江留勝 指導(dǎo)教師：馬立憲電氣信息工程學(xué)院電子信息工程1課程設(shè)計的任務(wù)與要求l.i課程設(shè)計的任務(wù)設(shè)計一個6位的數(shù)字密碼鎖，利用vcrilog hdl語言來實現(xiàn)，并使用quartus ii進行仿真與調(diào)試。1.2課程設(shè)計的要求設(shè)計一個簡單的數(shù)字密碼鎖，密碼為6位，其功能：1、在內(nèi)部設(shè)置密碼，其密碼用6位十進制數(shù)表示。2、輸入密碼時，每次輸入一位數(shù)，輸入后按#進行確認(rèn)。

2、3、當(dāng)輸入的密碼順序與設(shè)置的密碼一致時，密碼鎖打開，否則，則報警。4、具奮重置密碼的功能。輸入密碼正確后按*號鍵輸入要重的密碼，按#號鍵確認(rèn)密碼的重置，連續(xù)輸入兩次，則密碼重置成功。使用verilog hdl語言編寫密碼鎖的開鎖過程的程序，并借助quartus ii軟件對其進行仿真，觀察實驗波形。1.3課程設(shè)計的研宄基礎(chǔ)（設(shè)計所用的基礎(chǔ)理論）密碼鎖就是要有一定的自我保護功能，并且能夠定吋更新防止破譯的危險。密碼鎖控制器是硬件與軟件的結(jié)合。verilog hdl是一種優(yōu)秀的硬件描述語言，它與c語言有許多相似之處，并繼承和借鑒了 c語言的多種操作符和語法結(jié)構(gòu)，有c語言基礎(chǔ)的人很快就能夠?qū)W習(xí)并使用該

3、語言。在本次計中，系統(tǒng)開發(fā)平臺為quartus ii。quartus ii界面友好，使用便捷，被譽為業(yè)界 最易用易學(xué)的eda軟件。在quartus ii上可以完成設(shè)計輸入、元件適配、時序仿真和功 能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。在本次設(shè)計中，采用的硬件描述語言是verilog iidlo verilog hdl也是目前應(yīng)用最為廣泛的硬件描述語言，并被ieee采納為ieeew064-1995標(biāo)準(zhǔn)。verilog iidl可以用來進行各種層次的邏輯設(shè)計，也可以進行數(shù)字系統(tǒng)的邏輯綜合、仿真驗證和時序分析。verilog h

4、dl適合算法級（algorithm）、寄存器傳輸級（rtl）邏輯級（logic）、門級（gate）和版圖級（layout）等各個層次的電路設(shè)計和描述。使設(shè)計者在進行電路設(shè)計時不必過多考慮工藝實現(xiàn)的具體細(xì)節(jié)，verilog 1idl只需要根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路。利用計算機的強大功能，在eda工具的支持下，把邏輯驗證與具體工藝庫相匹配，將布線及延遲計算分成不同的階段來實現(xiàn)，減少了設(shè)計者的繁重勞動。2數(shù)字密碼鎖系統(tǒng)方案制定2.1方案提出（以方框圖模塊化設(shè)計的形式給出至少2個方案，并簡要說明） 設(shè)計方案一：采用數(shù)字電路控制，用以cmos構(gòu)成的數(shù)字邏輯電路作為密碼鎖的控

5、制核心，用verilog hdl硬件描述語言來進行仿真。設(shè)計一個簡單的數(shù)字密碼鎖，密碼為6位，其功能.在 內(nèi)部設(shè)置密碼，其密碼用6位十進制數(shù)表示。輸入密碼時，每次輸入一位數(shù)，輸入后并 進行確定。若輸入密碼位與對應(yīng)位相冋，則通過并繼續(xù)輸入密碼，直至輸入結(jié)束，最后 開鎖。若有一位與對應(yīng)密碼位不同則報警，結(jié)束輸入，若要開鎖需重新輸入。其流程圖如下：輸入：數(shù)值09n=l開鎖失敗廣結(jié)束 、 /方案一的流程圖 方案二：采用以at89c51單片機為核心控制的方案。能完成開鎖，修改密碼，密碼錯誤報警，lcd顯示密碼等:基本的密碼鎖功能。其主要具有如k功能：(1) 密碼通過鍵盤輸入，若密碼正確，則將鎖打開。(2

6、) 報警功能。密碼輸入錯誤密碼則蜂鳴器發(fā)出報警。(3) 可以進行密碼的重置。方案二的框圖2.2方案比較基于單片機的實現(xiàn)方案原理復(fù)雜，調(diào)試比較麻煩，所用到的器件比較多，而用數(shù)字電路的實現(xiàn)過程相對而言比較簡單，軟件易于實現(xiàn)，容易調(diào)試。2.3方案論證隨著社會物質(zhì)財富的口益增長，安全防盜己成為全社會關(guān)注的問題?；趀da技術(shù)設(shè)計的電子密碼鎖，以其價格便宜、安全可靠、使用方便，受到了人們的普遍關(guān)注。而以現(xiàn)場可編程邏輯器件(fpga)為設(shè)計載體，以硬件描述語言(vhde)為主要表達(dá)方式，以quartusii開發(fā)軟件和gw48eda開發(fā)系統(tǒng)為設(shè)計工具設(shè)計的電子密碼鎖，由于其能夠?qū)崿F(xiàn)數(shù)碼輸入、數(shù)碼清除、密碼解

7、除、密碼更改、密碼上鎖和密碼解除等功能，因此，能夠滿足社會對安全防盜的要求。2.4方案選擇綜合以上情況，木次設(shè)計采用第一種方案。3數(shù)字密碼鎖系統(tǒng)方案設(shè)計3.1各單元模塊功能介紹及電路設(shè)計1、密碼重置模塊：該電路的的具體功能是：輸入密碼正確后按*號鍵輸入要設(shè)置和更改的密碼，按#號鍵確認(rèn)密碼設(shè)置與更改，連續(xù)輸入兩次，則密碼設(shè)置成功。按耍求，該部分耍用到i2c總線e2prom器件at24c08。它的容量為1024x8(8kbytes),支持2.7v5.5v工作電壓。當(dāng)工作電壓為5v的時候，其接口速度可以達(dá)到400khz。at24c08與外部的i/o接口引腳連接電路 2、鍵盤輸入模塊：鍵盤掃描過程：在

8、木系統(tǒng)中采用3x4的鍵盤，因此要識別按鍵，只需要知道是哪一行 和哪一列即可，為了完成這一識別過程，我們的思想是，首先固定輸出3行為高電平， 然后輸出4列為低電平，在讀入輸出的3行的值，通常高電平會被低電平拉低，如果讀 入的3行均為高電平，那么肯定沒有按鍵按下，否則，如果讀入的3行有一位為低電平, 那么對應(yīng)的該行肯定有一個按鍵按下，這樣便可以獲取到按鍵的行值。冋理，獲取列值 也是如此，先輸出4列為高電平，然后在輸出3行為低電平，再讀入列值，如果其中有 哪一位為低電平，那么肯定對應(yīng)的那一列有按鍵按下。本實驗箱上的3x4矩陣鍵盤的電路原理如圖所示。et1.rep|3x4矩陣鍵盤電路原理圖3、報警電路

9、：根據(jù)設(shè)計要求，當(dāng)密碼輸入連續(xù)三次錯誤，則報警電路連通，其屮報警聲要求為高聲2.5khz，低聲1.25khz交替報警，交替周期為is （1hz吋鐘，需要對系統(tǒng)吋鐘進行10k 分頻）。在整個試驗平臺的下方有兩組跳線，位于左邊的一組跳線用來選取喇叭的聲源信號。 當(dāng)跳線位于左邊的時候喇叭的聲源來自fpga,位于右邊時聲源來自aic23模塊的輸入 信號。位于右邊的一組跳線用來控制喇叭的開關(guān)，當(dāng)跳線位于左邊時喇叭為開的狀態(tài)， 位于右邊吋為關(guān)的狀態(tài)。要使喇叭發(fā)聲請確認(rèn)喇叭處于開的狀態(tài)，并且聲源是信號輸入。揚聲器（喇叭）電路圖如圖所示：揚聲器電路閣4、密碼鎖處理單元電路如下圖為處理單元邏輯結(jié)構(gòu)圖由6位的撥動

10、開關(guān)設(shè)置的數(shù)碼作為6選1多路選擇器的數(shù) 據(jù)輸入，3位二進制計數(shù)器的輸出作為多路選擇器的選擇數(shù)據(jù)輸入。多路選擇器的輸出 與bit開關(guān)產(chǎn)生的數(shù)碼相比較，兩者相同時輸出b為1,不同時為0.。復(fù)位后，控制單 元發(fā)出clr命令使計數(shù)器清零，在控制信號的作用下，多路選擇器的輸入數(shù)據(jù)從低位到 高位逐位被選擇出來?？刂茊卧鶕?jù)處理電路反饋回來的b狀態(tài)信息，獲得各次比較的 結(jié)果。開鎖密碼位數(shù)的確定由比較器完成，當(dāng)輸入數(shù)碼的位數(shù)為8位時，比較器輸出m為1，否則為0。i密碼輸入i處理單元邏輯結(jié)構(gòu)圖 5、密碼鎖控制模塊控制器實際上是一個有限狀態(tài)機，下圖為它的狀態(tài)流程圖。它一共奮六個狀態(tài)：準(zhǔn)備狀 態(tài)so、密碼輸入狀態(tài)s

11、1、密碼設(shè)置狀態(tài)s2、確認(rèn)狀態(tài)s3、開鎖狀態(tài)s4和報警狀態(tài)s5。c c l ropen準(zhǔn)備狀態(tài)so:系統(tǒng)開鎖、報警或上電后進入準(zhǔn)備狀態(tài)，這時系統(tǒng)不接收除ready信號外的 任何輸入信號。密碼輸入狀態(tài)s1:在該狀態(tài)下，如果按下“ready”則保持該狀態(tài)不變;如果按下“0k”和“open”則轉(zhuǎn)到報警狀態(tài);如果有數(shù)據(jù)輸入，則控制器輸入一個data- in信號，輸出rd和cnp1信號，從ram中讀取密碼進行比較，同時使計數(shù)器加1 ;檢斉計數(shù)是否計數(shù)到100，若cntel有效，表示已經(jīng)接收到四個正確的密碼，可以轉(zhuǎn)入下一個狀態(tài)，否則返回本狀態(tài),繼續(xù)接收其它密碼。檢查dep信號狀態(tài)，dep=l則密碼正確，進

12、入確認(rèn)狀態(tài)，反之則輸出cxp2信號進入報警狀態(tài);如果仍然有數(shù)據(jù)輸入,則說明輸入密碼錯誤,則輸出cnp2信號進入報警狀態(tài)。密碼設(shè)置狀態(tài)s2:在確認(rèn)狀態(tài)下按“set”鍵進入該狀態(tài)，en信號有效。該狀態(tài)首先由控 制器發(fā)reset-cnt信號;檢查是否有數(shù)據(jù)輸入，如果沒有則等待;若有數(shù)據(jù)輸入，控制器則 輸出wr和cnp1信號，向ram發(fā)出信號，并使計數(shù)器加1 ,檢查計數(shù)器是否計數(shù)到100， 若cntel有效，表示已經(jīng)接收到四個正確的密碼，進入確認(rèn)狀態(tài)，否則返回木狀態(tài)，繼續(xù)接收其它密碼。確認(rèn)狀態(tài)s3:輸入密碼正確后進入該狀態(tài)。密碼輸入得到確認(rèn)才可以進入開鎖狀態(tài)，密碼 設(shè)置完畢后，只有得到確認(rèn)才可生效，并

13、返回準(zhǔn)備狀態(tài)。開鎖狀態(tài)s4:輸入密碼確認(rèn)后進入該狀態(tài),此時按“open”鍵,控制器便發(fā)出slt信號開 鎖并返回到準(zhǔn)備狀態(tài)。報警狀態(tài)s5:每次進入該狀態(tài)首先檢查計數(shù)器2是否計數(shù)到01。若輸入錯誤，則cntc2有效，控制器輸出slb信號，報警電路報警。3.2電路參數(shù)的計算及元器件的選擇i2c 總線 e2prom 器件 at24c08實驗箱供電電源5v導(dǎo)線若干鍵盤按鍵與編碼的對應(yīng)表編碼000000010010001101000101按鍵字符012345編碼011001111000100110101011現(xiàn)杰w 1 轱拖備侔掄 出 次態(tài)（t1ts2m-titry-vcc5<s,按鍵字符6789氺

14、3.3特殊器件的介紹通常在一個鍵盤中使用了一個瞬時接觸開關(guān)，并且用如圖2所示的簡單電路，微處理器 可以容易地檢測到閉合。當(dāng)開關(guān)打開時，通過處理器的i/o 口的一個上拉電阻提供邏輯 1;當(dāng)開關(guān)閉合時，處理器的i/o門的輸入將被拉低得到邏輯0。圖2簡單鍵盤電路但是開關(guān)并不完善，因為當(dāng)它們被按下或者被釋放時，并不能夠產(chǎn)生一個明確的1或者 0。盡管觸點可能看起來穩(wěn)定而且很快地閉合，但與微處理器快速的運行速度和比，這 種動作是比較慢的。當(dāng)觸點閉合時，其彈起就像一個球。彈起效果將產(chǎn)生如閣3所示的 好幾個脈沖。彈起的持續(xù)時間通常將維持在5ms30ms之間。如果需要多個鍵，則可以 將每個開關(guān)連接到微處理器上它

15、自己的輸入端口。然而，當(dāng)開關(guān)的數(shù)0增加時，這種方 法將很快使用完所有的輸入端u。圖3按鍵抖動鍵盤上陣列效的方當(dāng)需要5 ffe上的鍵吋形成了一個如圖4所示個最優(yōu)化的布列的二維矩陣。u行和時的數(shù)方式（i/o端u 一位夕y術(shù)入摘a>b1b2b3八b3+5v點。矩陣所需的鍵酌而不同。每一行由一連接的生每一行與線一列的交叉fe阻器上拉且供給輸入端3.4系統(tǒng)整體電路圖1、系統(tǒng)電路組成:密碼密碼鎖控制電路<>報警電重置路電路鍵盤輸入電路2、密碼鎖的系統(tǒng)結(jié)構(gòu)框圖:resetarcsc密碼沒定清零處理器bcd碼修改處理器1數(shù)值比較器ok計數(shù)器c3計數(shù)器c2 計數(shù)器cl處理器2數(shù)位比較器eitc

16、pbmaltervopen4數(shù)字密碼鎖系統(tǒng)仿真和調(diào)試4. 1仿真軟件介紹quartus ii是altera公司的綜合性pld/fpga開發(fā)軟件，支持原理圖、vhdl、vcriloghdl 以及 ahdl (altera hardware description language)等多種設(shè)計輸入形式，pj嵌自有的綜合器以及仿真器,可以完成從設(shè)計輸入到硬件配置的 完整pld設(shè)計流程。quartus ii可以在xp、linux以及unix上使用，除了可以使用tel腳木完成設(shè) 計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一， 功能集中，易學(xué)易用等特點。quartus ii支持al

17、tera的ip核，包含丫 lpm/megafunction宏功能模塊庫， 使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第 三方eda工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 eda工具。此外，quartus ii 通過和dsp builder工具與matlab/simulink相結(jié)合，可 以方便地實現(xiàn)各種dsp應(yīng)用系統(tǒng)；支持altera的片上可編程系統(tǒng)(sopc)開發(fā)， 集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的殲發(fā) 平臺。maxplus ii作為altera的上一代pld設(shè)計軟件，由于其出色的易用性而得到 了廣泛的應(yīng)用。目

18、前altera已經(jīng)停止了對maxplus ii的更新支持，quartusii 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。altera在 quartus tt 中包含了許多諸如 signaltap ii、chip editor 和 rtl viewer 的設(shè)計輔助工具，集成了 sopc和hardcopy設(shè)計流程,并且繼承了 maxplus ii 友好的圖形界面及簡便的使用方法。altera quartus ii作為一種可編程邏輯的設(shè)計環(huán)境，由于其強大的設(shè)計能 力和直觀易用的接門，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。4.2系統(tǒng)仿真實現(xiàn)設(shè)計程序：module lock_rtl(open,err

19、or,nreset,try,read,bit,clk);input nreset,try,read,bit,clk;output open,error;reg open,error;wire nreset,try,read,bit,clk;parameter 50=6000001,sl=6b000010，s2=6b000100，83=6001000,s4=6b010000，s5=6bl00000;parameter password=8? bo 1011001;reg 5:0currentstate,nextstate;reg nclr，cnt;wire b，m;reg 2;0q;wire a

20、2，a1，ao;wire 7:0d;reg mux一out;always (posedge clk or negedge nreset)begin: stateregif (nreset)begin currentstate<=so;nclr<=lbo;endelsebegin currentstate<=nextstate;nclr<=rbl;endend/ stateregalways (bit or read or try or b or m or currentstate)begin:fsmopen=lbo;error=lbo;cnt=lb0;case(curr

21、entstate)s0:beginnextstate=sl;endsl:begincnt=(try&re ad= 1 b 1); if(try) nextstate=s5;else if(read)nextstate=sl;else if(b)nextstate=s5; else if(m) nextstate=s2;else nextstate=s3;ends2:beginif (read) =s5;else if(read) nextstate=s2; else nextstate=s4;ends3:beginneststate=s 1;ends4:beginopen=lbl;ne

22、xtstate=s4;ends5:beginerror=lbl;nextstate=s5;enddefault:nextstate=so;endcase end always (posedge clk or negedge nclr)begin:counterif (nclr) q<=3b000;else if(cnt=vbl)q<=q+rbl;else q<=q;endassign m=(q=3blll);assign a2, a1, ao =q;assign d=password;always (a2 or a1 or ao or d)begin : muxltiplex

23、ercase( a2,a1,ao)3d0:mux_out=d0;3d 1: mux_out=d 1 ;3d2:mux_out=d2;3d3:mux_out=d3;3d4:mux_out=d4;3,d5:mux_out=d5;endcaseendassign b=( mux_out八bit);endmodule4.3系統(tǒng)測試(要求測試環(huán)境、測試儀器、測量數(shù)據(jù)) 測試環(huán)境：windows操作系統(tǒng)、quartusii開發(fā)平臺 測試儀器：eda實驗箱、quartus ii軟件下的仿真 仿真時序圖：nresetclkreadbittryba qhb currentstate 3 hextstateope

24、jierrorh 0 us 4. 5 bs8. 5 «s12. 5 bs16.5 鳳s5 bsj22. 5 msj24. 5 bs28.5jmnnj"lrlnjmtlntlnnjttlntlrlrlnj"l,i r*"j，了 tijr"n ryi7ty"t")ctx"tyr"xy7rnms)®2®s® _姻kds2®®c5zzx52x正確開鎖的時序圖23. 0 bs 27. 0 b8 31. 0 aslj1:i錯誤開鎖的時序0 ns?3l43.0 as 4

25、7. 0 bs 51.0l fljhlijttl廠fr"1一-iha門1rt1jir1x1zxzzxzq2jcx q220sftt48. 5 as"lrlnjtrlnjmtlrlrlrtrlrlrlrmrlrlrumrlrlrlrl"ltitl5ezxcfiex2sly2o"vt4.4數(shù)據(jù)分析（對比系統(tǒng)功能及參數(shù)與設(shè)計要求是否相符）由系統(tǒng)的時序仿真圖可以看出，當(dāng)我們輸入的密碼數(shù)字和系統(tǒng)原始預(yù)設(shè)的密碼順序一樣 時，我們所設(shè)計的密碼鎖可以正確開鎖，而當(dāng)輸入密碼與原始預(yù)置密碼不一樣時，系統(tǒng) 將發(fā)出警報，無法進行開鎖，因此我們所設(shè)計的系統(tǒng)達(dá)到了設(shè)計的要求。5總結(jié)

26、5.1設(shè)計小結(jié)木次設(shè)計是以fpga為設(shè)計載體，以硬件描述語言verilog hdl為主要表達(dá)方式，以 quartusii開發(fā)軟件和gw48eda開發(fā)系統(tǒng)為設(shè)計工具，設(shè)計了一種具有密碼輸入、密碼 重置、正確開鎖和錯誤報警等功能的電子密碼鎖。同時闡述電子密碼鎖的工作原理和軟 硬件實現(xiàn)方法，在quartusii環(huán)境卜進行電路的模擬仿真，反饋結(jié)果可以驗證程序設(shè)計 的可行性與可靠性，對該電子密碼鎖進行時序仿真和硬件驗證的結(jié)果表明：該電路能夠 實現(xiàn)所要求的功能。設(shè)計的密碼鎖控制器設(shè)置的是六位密碼，在系統(tǒng)復(fù)位后，用戶按鍵6次，輸入一個完整 的密碼串，輸入完后，系統(tǒng)會進行比對，如果發(fā)現(xiàn)密碼吻合，則開門，否則系

27、統(tǒng)報警， 直到輸入正確的密碼，報警聲停止。這樣的設(shè)計可以很好的滿足人們的常需求。同時, 密碼鎖還具有密碼修改功能，方便操作，使得密碼鎖的使用更加安全、便捷。5.2收獲體會在軟件、硬件設(shè)計和仿真過程中遇到不少問題，但最終還是把它們解決了，使得設(shè)計符 合要求。除了自己思考設(shè)計之外，這與和本組成員的同心協(xié)力的合作與討論是分不開的 的。相互的探討使得我們的思路更加開闊，解決問題的辦法也更多?？傊?，此次課程設(shè) 計讓我收益良多，同吋因為有了實踐操作，對基于veriloghdl的現(xiàn)代數(shù)字電路與系 統(tǒng)課程所學(xué)內(nèi)容也有了更深的記憶和理解，對eda技術(shù)額能夠更好的掌握和應(yīng)用了。通過這一課程設(shè)計使我們將課堂上的理論知識有了進步的了解，并增強了對eda這門 課程的興趣。y解丫更多的分析調(diào)試和解決問題的能力，但同時也暴露出我在知識上掌 握不足等缺點；蘇次在此次設(shè)計過程中由于我們頻繁的