通信原理課設(shè)HDB3譯碼器

1、武漢理工大學(xué)通信原理課程設(shè)計說明書課程設(shè)計任務(wù)書學(xué)生姓名： 專業(yè)班級： 電信1302 指導(dǎo)教師： 蘇楊 工作單位： 信息工程學(xué)院 題 目: 數(shù)字基帶信號HDB3譯碼器設(shè)計與建模 初始條件：（1）MAX PLUSII、Quartus II、ISE等軟件；（2）課程設(shè)計輔導(dǎo)書：通信原理課程設(shè)計指導(dǎo)（3）先修課程：數(shù)字電子技術(shù)、模擬電子技術(shù)、電子設(shè)計EDA、通信原理。要求完成的主要任務(wù): （包括課程設(shè)計工作量及其技術(shù)要求，以及說明書撰寫等具體要求）（1）課程設(shè)計時間：；（2）課程設(shè)計題目：數(shù)字基帶信號HDB3譯碼器設(shè)計與建模；（3）本課程設(shè)計統(tǒng)一技術(shù)要求：按照要求對的題目進(jìn)行邏輯分析，了解HDB3譯

2、碼器譯碼原理，了解各模塊電路的邏輯功能，設(shè)計通信系統(tǒng)框圖，畫出實現(xiàn)電路原理圖，編寫VHDL語言程序，上機(jī)調(diào)試、仿真，記錄實驗結(jié)果波形，對實驗結(jié)果進(jìn)行分析； （4）課程設(shè)計說明書按學(xué)校“課程設(shè)計工作規(guī)范”中的“統(tǒng)一書寫格式”撰寫，并標(biāo)明參考文獻(xiàn)（至少5篇）；（5）寫出本次課程設(shè)計的心得體會（至少500字）。時間安排：第18周參考文獻(xiàn)：段吉海.數(shù)字通信系統(tǒng)建模與設(shè)計.北京：電子工業(yè)出版社，2004 江國強(qiáng).EDA技術(shù)與應(yīng)用. 北京：電子工業(yè)出版社，2010 John G. Proakis.Digital Communications. 北京：電子工業(yè)出版社，2011指導(dǎo)教師簽名： 年 月 日系主任

3、（或責(zé)任教師）簽名： 年 月 日 目錄摘要1Abstract2第1章 QuartusII軟件相關(guān)簡介31.1 Quartus II簡介31.2Quartus II 功能介紹31.3EDA技術(shù)簡介31.4 VHDL語言4第2章 工作原理52.1 HDB3碼編碼52.2 HDB3碼譯碼原理62.3 譯碼模塊6第3章 HDB3譯碼器設(shè)計113.1 HDB3解碼器總體設(shè)計思路113.2 檢測V并去V模塊113.3 檢測B并去B模塊113.4 雙/單極性轉(zhuǎn)換模塊123.5譯碼舉例123.6單雙極性變換建模123.7 hdb3dec譯碼模塊設(shè)計13第4章 HDB3譯碼器仿真144.1總電路144.2 波形

4、仿真14第5章 心得體會16第6章 參考文獻(xiàn)17附錄A 源代碼18附錄B(本科生課程設(shè)計成績評定表)21 摘要數(shù)字基帶信號是指消息代碼的電波形,它是用不同的電平或脈沖來表示相應(yīng)的消息代碼。將基帶數(shù)字信號經(jīng)過適當(dāng)?shù)拇a型變換后直接送入信道傳輸，稱為基帶數(shù)字序列信號傳輸，簡稱基帶傳輸,數(shù)字基帶信號(簡稱基帶信號)的類型有很多，常見的有矩形脈沖、三角波、高斯脈沖和升余弦脈沖等。最常用的是矩形脈沖，因為矩形脈沖易于形成和變換。三階高密度雙極性碼是一種適用于基帶傳輸?shù)木幋a方式，它是為了克服AMI碼的缺點而出現(xiàn)的，具有能量分散，抗破壞性強(qiáng)等特點，在該設(shè)計報告中，介紹了使用VHDL語言實現(xiàn)HDB3碼的譯碼器功

5、能的步驟和方法。關(guān)鍵詞：基帶信號 基帶傳輸 HDB3 譯碼器0Abstract Digital baseband signal waveform message code refers to electricity, which is a different level or pulse to indicate corresponding message code. The baseband digital signal after a suitable pattern converted directly into the channel transmission called baseba

6、nd digital serial signal transmission, referred baseband transmission, digital baseband signal (referred to as a baseband signal) There are many types, a common rectangular pulse, triangle wave, Gaussian pulse and raised cosine pulse and so on. The most commonly used is a rectangular pulse, and read

7、ily formed because the rectangular pulse conversion.Third-order high-density bipolar code is a suitable baseband transmission encoding, it is to overcome the drawbacks of the AMI code and the emergence of an energy dispersion, anti-destructive strong features in the design report describes the use o

8、f VHDL language HDB3 code decoder function of steps and methods.Keywords: baseband signal baseband transmission HDB3 decoder第1章 QuartusII軟件相關(guān)簡介 1.1 Quartus II簡介Quartus II軟件可以在XP、Linux以及Unix上使用，提供了完善的用戶圖形界面設(shè)計方式，具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。此外，Quartus II支持Altera的IP核，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。還有，Qu

9、artus II 通過DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。如今，Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。1.2Quartus II 功能介紹 Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性和以下一些功能：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，

10、并將其保存為設(shè)計實體文件；具有完備的電路功能仿真與時序邏輯仿真工具以及定時/時序分析與關(guān)鍵路徑延時分析。此外，還支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件，通過組合編譯方式可一次完成整體設(shè)計流程；并且能夠自動定位編譯錯誤和能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件等。 1.3EDA技術(shù)簡介 EDA是電子設(shè)計自動化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。 如今，EDA技術(shù)的應(yīng)用已經(jīng)非常廣

11、泛，在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。此外，EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。 1.4 VHDL語言VHDL語言即超高速集成電路硬件描述語言，是一種用于電路設(shè)計的高級語言，在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計

12、算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部和內(nèi)部，既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。 首先，與其他的硬件描述語言相比，VHDL語言具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。其次，VHDL語言有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系

13、統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。還有，對于用VHDL語言完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。最后，VHDL語言對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。第2章 工作原理 2.1 HDB3碼編碼（1）將消息代碼變換成AMI碼；（2）檢查AMI碼中的連0情況，當(dāng)無4個以上的連0傳時，則保持AMI的形式不 變；（3）若出現(xiàn)4個或4個以上連0時，則將1后的第4個0變?yōu)榕c前一非0符號（+1或-1）同極性的符號，用V表示（+1記為+V，-1記為-V），V稱為破壞

14、碼；（4）檢查相鄰V符號間的非0符號的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的V 符號的前一非0符號后的第1個0變?yōu)?B或-B符號，且B的極性與前一非0符號的極性相反，并使后面的非0符號從V符號開始再交替變化。 編碼舉例 ： 表2-1 HDB3碼編碼舉例消息碼1000011000011AMI碼+10000-1+10000-1+1HDB3碼+1000+V-1+1-B00-V+1-1HDB3碼的特點如下：（1）基帶信號無直流成分，且只有很小的低頻成分；（2）連0串符號最多只有3個，利于定時信息的提?。唬?）不受信源統(tǒng)計特性的影響。 202.2 HDB3碼譯碼原理（1）根據(jù)編碼規(guī)則，V 脈沖與前一個脈

15、沖同極性。因而可從所接收的信碼中找到 V 碼，V 碼與前面的三位代碼必然是取代碼，在譯碼時，需要全部復(fù)原為四連 0，完成了扣 V 扣 B 功能。原理如圖：圖 2.2 HDB3 譯碼器模型（2）雙/單極性變換電路：正負(fù)整流電路分別提取正負(fù)電平碼部分。（3）V 碼檢測電路：V 脈沖必然是同極性脈沖。當(dāng)無 V 脈沖時，傳號脈沖“+1”和“-1”交替出現(xiàn)。當(dāng)連續(xù)出現(xiàn)兩個“+1”或“-1”時，則后一個一定是 V 脈沖。2.3 譯碼模塊 1. +V 碼檢測：圖 2.3.1 +V 碼檢測模型框圖 當(dāng)+B 的上升沿到來時，對輸入的+B 脈沖進(jìn)行計數(shù)，當(dāng)計數(shù)值等于 2 時，輸出一個脈沖作為+V 脈沖，同時計數(shù)器

16、清零。而且在計數(shù)期間，一旦有-B 信號為 “1”電平時，立即對計數(shù)器清零。這是因為在兩個+B 脈沖之間，存在-B 脈沖，說明第二個+B 脈沖不是+V 碼，而只有在連續(xù)兩個+B 脈沖之間無-B 脈沖，才能說明這兩個+B 脈沖在 HDB3 碼中，是真正同極性，于是就可以判定第二個+B 脈沖實際上是+V 碼，達(dá)到檢測+V 碼的目的。 VHDL生成的RTL電路如下圖： 圖 2.3.2 +V 碼檢測RTL 2.-V 碼檢測：圖 2.3.3 -V 碼檢測模型框圖 -V 碼檢測原理與+V 碼檢測的類似。所不同的是， -V 碼檢測電路在+B 控制下，對來自-B 信號進(jìn)行計數(shù)和檢測、判定。若檢測到-V 碼，則輸

17、出-V 碼信號。VHDL生成的RTL電路如下圖： 圖 2.3.4 -V 碼檢測RTL 3.扣V扣B模塊建模 扣V扣B模塊有三個輸入信號：時鐘信號、V 碼信號和來自正、負(fù)整流輸出的合路信號。由于該合路信號可能包含有 B 脈沖和 V 脈沖，因此需要在扣 V 扣 B模塊中，去除 V 和 B 脈沖。 圖 2.3.5 扣V 扣B模塊的模型框圖VHDL生成的RTL電路如下圖 圖 2.3.6 扣V扣B模塊RTL（4）單雙極性變換 雙/單極性變換電路：正負(fù)整流電路分別提取正負(fù)電平碼部分，如下圖： 圖2.3.7 雙/單極性變換電路的RTL圖(5)在實際編寫VHDL代碼時，參照上述譯碼規(guī)則進(jìn)行編寫。根據(jù)HDB3解

18、碼器的設(shè)計思想，實現(xiàn)HDB3解碼功能的流程圖如圖所示，框圖如所示： 圖 2.3.8 譯碼器的工作流程 （6）本模塊的建模方法是，用 V 碼檢測模塊所檢測出的 V 碼信號，去控制一個移位寄存器，若未碰到 V 脈沖，則整流輸出合成信號在時鐘的節(jié)拍下，順利通過移位寄存器；當(dāng)碰到有 V 脈沖時，該 V 脈沖將使移位寄存器清零?？紤]到四連 0，即 V 脈沖及其前面的三個碼元應(yīng)為 0 碼，所以，可設(shè)置四位移位寄存器，當(dāng) V 碼清零時，同時將移存器中的四位碼全變?yōu)?0。不管是否有 B脈沖，在此模塊中，一并清零，因而無需另設(shè)扣 B 電路。另外移位寄存器起到延時四位時鐘周期的作用，以使所檢測出的 V 脈沖與信號

19、流中的 V 脈沖位置對齊，保證清零的準(zhǔn)確性。第3章 HDB3譯碼器設(shè)計 3.1 HDB3解碼器總體設(shè)計思路1.去V： “V”的極性與其前的非0碼極性相同，因此可以很容易的找出“V”碼。當(dāng)未編譯代碼中有3連“0”且其前后兩個非零脈沖極性相同，則將最后一個非0碼轉(zhuǎn)換為“0”，否則不做改變；2.去B：當(dāng)代碼中有2連 “0”且其前后兩個非0碼的極性相同，則將這兩個非0碼都轉(zhuǎn)換為“0”，否則不做改變。3.雙/單極性轉(zhuǎn)換：再將所有的-1變換成+1后，就可以得到原消息代碼 4.在實際編寫VHDL代碼時，參照上述譯碼規(guī)則進(jìn)行編寫。 5.譯碼框圖如下：檢測V并去V檢測B并去B雙/單極性轉(zhuǎn)換HDB3碼消息碼圖3.

20、1 HDB3碼解碼設(shè)計框圖 3.2 檢測V并去V模塊 檢測V并去V設(shè)計思路：設(shè)置兩組4位移位寄存器D1和D0，任意一個碼元由D1和D0表示（即D1&D0），然后定義一個信號code_out1，code_out1接收輸入碼元，當(dāng)code_out1的值為“01”或者“11（即 “+1”或“-1”）時，判斷存放在寄存器D1、D0中的碼元是否有“11”或者“10”出現(xiàn)（即是否是 “0001”或“000-1”這樣的形式）。若有，則表明4位移位寄存器中應(yīng)是“000V”這樣的形式，將V置為“0”輸出。 具體程序見附錄。 3.3 檢測B并去B模塊 檢測B并去B設(shè)計思路：當(dāng)信號code_out1的值為“

21、01”或者“11（即 “+1”或“-1”）時，判斷存放在寄存器D1、D0中的碼元是否有“11”或者“10”出現(xiàn)（即是否是 “001”或“00-1”這樣的形式）。若有，則表明4位移位寄存器中應(yīng)是“B00”這樣的形式，將B置為“0”輸出。 具體程序見附錄。3.4 雙/單極性轉(zhuǎn)換模塊 雙/單極性轉(zhuǎn)換模塊設(shè)計思路：除去以上情形，當(dāng)信號code_out1的值為“01”或者“11”（即“+1”或“-1”）時，則輸出“1”碼；當(dāng)信號code_out1的值為“00”（即“0”）時，則直接輸出“0”碼。 具體程序見附錄。3.5譯碼舉例表3-5 HDB3碼解碼舉例HDB3碼+1000+1-1+1-100-1+1-

22、1V符號+V-V解 碼10000110000113.6單雙極性變換建模 HDB3POLED2的功能是將輸入HDB3碼數(shù)據(jù)分成正負(fù)兩路二進(jìn)制數(shù)據(jù)。其中，CLK為時鐘信號，輸入信號為二位二進(jìn)制數(shù)據(jù)，輸出信號plusout表示正極性信號數(shù)據(jù)，minusout表示負(fù)極性信號數(shù)據(jù)。例如，輸入數(shù)據(jù)“01”，plusout輸出“0”，minusout輸出“1”。 圖3.6 單雙極性變換3.7 hdb3dec譯碼模塊設(shè)計 譯碼器模塊的輸入接hdb3poled2的輸出，內(nèi)部有一個五位的寄存器，然后從dataout輸出口輸出。圖3.7 譯碼器建模第4章 HDB3譯碼器仿真4.1總電路 圖4.1 模型總電路4.2

23、波形仿真 (1)單雙極性變換仿真 圖4.2.1 單雙極性變換分析：由圖可以看出，當(dāng)時鐘的上升沿到來時，plusout為輸入plusbin的高位，minusout為plusbin的低位。（2）總電路仿真 圖4.2.2 總電路仿真 分析： clk: 時鐘，T=10ns； 原消息碼（輸入）：01 00 00 00 01 10 00 00 00 10 01 10 01 00 00 01 10 01 解碼（仿真值） ：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 解碼（理論值） ：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 結(jié)論：譯碼時，+B +V

24、+1全部用10表示，-B -V -1全部用01表示，0用00表示，HDB3解碼的仿真結(jié)果和理論值一樣，是正確的，但有7個時鐘周期的延時，T=10ns。第5章 心得體會 通過一步步有條不紊的分析和思考，更重要的是在設(shè)計中，根據(jù)實際情況，對設(shè)計初期的思想做不斷完善和改進(jìn)，因為在設(shè)計之前的思路，只能說是一個大體的方向，很多時候，實際的操作和設(shè)計要細(xì)致和復(fù)雜的多，或者原來的想法根本就行不通，得從實際設(shè)計的角度一步步來完成了這樣一個系統(tǒng)設(shè)計。 這些方面都需要我繼續(xù)學(xué)習(xí)下去，在不斷的積累當(dāng)中去想清楚、弄明白，豐富這些問題，當(dāng)然，在豐富了自己的知識和經(jīng)驗后，問題應(yīng)會迎刃而解。 通過這次課程設(shè)計，讓我學(xué)到了很

25、多知識，也獲得很多體會，這是自己將平日學(xué)的理論知識應(yīng)用到實際操作中的一次很好的實踐。同時，也是通過自己這三個月來的不斷學(xué)習(xí)和努力，才明白：實際操作和設(shè)計，并不是像學(xué)習(xí)理論知識那么簡單，會理論不等于就會應(yīng)用，很多都是經(jīng)驗的東西，需要在自己的努力設(shè)計中才能慢慢體會到，設(shè)計多了，才會經(jīng)驗中找到設(shè)計自如的感覺。就像我，對于VHDL語言，開始也沒有什么太大的感覺，看書的時候，很清楚明白它的設(shè)計結(jié)構(gòu)和流程是什么樣的，但是一旦拋開書本，開始自己編程序的時候，不是這里忘了定義，就是那里忘了結(jié)構(gòu)方式；但是，到了現(xiàn)在，在這段時間的不斷實踐編程中，程序設(shè)計的流程和一些要注意的地方，我都記得很清楚，能很容易的編寫一段

26、簡單的程序了，也不用看書本幫忙了，這些都是光靠看書本得不到的經(jīng)驗，是我最大的收獲。 雖然說還存在很多不足，但是，我也并不感到有太多的遺憾，因為面對自己這段時間的辛勤勞動的成果，心里更多的還是萬分喜悅！不足之處總是有的，這些就是自己今后需要努力的地方，只要不斷的朝著自己的目標(biāo)的努力，很快就會有解決的那一天！第6章 參考文獻(xiàn)1 樊昌信，曹麗娜.通信原理. 北京：國防工業(yè)出版社，20092 趙鑫，蔣亮，齊兆群，李曉凱.VHDL與數(shù)字電路設(shè)計. 北京：機(jī)械工業(yè)出版社，20053 潘松，黃繼業(yè).EDA技術(shù)與VHDL. 北京：清華大學(xué)出版社，20054 江國強(qiáng). EDA技術(shù)與應(yīng)用. 北京：電子工業(yè)出版社，

27、20045 段吉海，黃智偉.基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計. 北京：電子工業(yè)出版社，20046 王素珍，王濤.基于VHDL語言的HDB3編譯碼器的一種實現(xiàn)方法J.內(nèi)蒙古師范大學(xué)學(xué)報：自然科學(xué)版，2006,35（03）：300-303,307.附錄A源程序：Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity hdb3poled2 isPort( clk : in std_logic;Plusbin : in std_logic_vector(1 downto 0);Plus

28、out : out std_logic; Minusout : out std_logic);End hdb3poled2; Architecture behave of hdb3poled2 is Begin Process(clk) Beginif clk'event and clk='1' then Plusout<=Plusbin(1); Minusout<=Plusbin(0); END if; End process; End behave;library ieee;use ieee.std_logic_1164.all;use ieee.std

29、_logic_unsigned.all;entity hdb3dec isport(clk:in std_logic;plusin : in std_logic;minusin : in std_logic;dataout : out std_logic);end hdb3dec;architecture behave of hdb3dec issignal plusbuf : std_logic_vector(4 downto 0);signal minusbuf : std_logic_vector(4 downto 0);beginprocess(clk)beginif clk'

30、event and clk='1' then-判斷出正極性出現(xiàn)“V"符號，則還原出4個連“0"if (plusin='1' and plusbuf(4 downto 1)="0001"and minusbuf(4 downto 1)="0000" )then plusbuf<="00001"minusbuf<=minusin & minusbuf(4 downto 1);-判斷出負(fù)極性出現(xiàn)“V"符號，則還原出4個連“0"Elsif (minusin='1' and minusbuf(4 downto 1)="0001"and plusbuf(4 downto 1)="0000" )then plusbuf<=plusin & plusbuf(4 downto 1); minusbuf<="00001"-判斷出正極性