EDA實(shí)訓(xùn)心得體會

1、.精品文檔.EDA實(shí)訓(xùn)心得體會短暫的一周實(shí)訓(xùn)已經(jīng)過去了，對于我來說這一周的實(shí)訓(xùn) 賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對課本的 理論知識深入了理解，而且還讓我對分析事物的邏輯思維能 力得到了鍛煉，提高了實(shí)際動手能力，下面談一下就這一周 實(shí)訓(xùn)中我自己的一些心得體會。一周的實(shí)訓(xùn)已經(jīng)過去了，我們在老師提供的實(shí)踐平臺上通過自己的實(shí)踐學(xué)到了很多 課本上學(xué)不到的寶貴東西，熟悉了對Quartus H軟件的一般 項(xiàng)目的操作和學(xué)到了處理簡單問題的基本方法，更重要的是 掌握了 VHDL語言的基本設(shè)計(jì)思路和方法，我想這些會對我 今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本 理論知識學(xué)習(xí)過程中要一步一個

2、腳印的扎實(shí)學(xué)習(xí)，靈活的掌 握和運(yùn)用專業(yè)理論知識這樣才能在以后出去工作的實(shí)踐過 程中有所成果。最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺還 有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助?？?的來說，這次實(shí)訓(xùn)我收獲很大。同時，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫?業(yè)，不僅教授我專業(yè)知識，更教會我做人的道理。這次EDA實(shí)訓(xùn)讓我感覺收獲頗多，在這一周的實(shí)訓(xùn)中我 們不僅鞏固了以前學(xué)過的知識，而且還學(xué)到了怎樣運(yùn)用ED2016全新精品資料-全新公文范文-全程指導(dǎo)寫作-獨(dú)家原創(chuàng)1 / 11.精品文檔.A設(shè)計(jì)三種波形的整個過程和思路，更加強(qiáng)了我們動手能力， 同時也提高了我們的思考能力的鍛煉，我們在寫

3、程序的同時 還要學(xué)會要改程序，根據(jù)錯誤的地方去修改程序。本文基于 Verilog HDL 的乒乓球游戲機(jī)設(shè)計(jì)，利用 Verilog HDL 語言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了 CPLD技術(shù)的基礎(chǔ)上，利用 CPLD開發(fā)工具對電路進(jìn)行了設(shè)計(jì) 和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過嚴(yán)格的波 形仿真，以確保功能正常。從整體上看來，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。通過此次的 實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)， 學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老

4、師這一學(xué)期來的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也 很忙，但是在我們學(xué)習(xí)的過程中，重來沒有耽擱過，我們遇 到問題問他，他重來都是很有耐心，不管問的學(xué)生有多少， 他都細(xì)心的為每個學(xué)生講解，學(xué)生們遇到的不能解決的，他 都配合同學(xué)極力解決。 最后祝愿甕老師身體健康， 全家幸福。通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語言的結(jié)構(gòu)，語言規(guī)則和語言類型。對編程軟件的界面及操作有 了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和 問題，到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。 當(dāng)遇到了自己無法解決的困難與問題的時候，要有耐心，要 學(xué)會一步步的去找問題的根源，才能解

5、決問題，還請教老師 給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的 知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這 次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中 參考了其他程序段實(shí)際思想，顯示出我們在程序設(shè)計(jì)方面還 有不足之處。在此次實(shí)訓(xùn)的過程中，我了解到了要加強(qiáng)培養(yǎng)動手能力， 要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識也是不夠的， 只有把理論知識和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動 手能力與獨(dú)立思考的能力。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會，感謝甕老師對我們的指導(dǎo)，他是為了教會我們?nèi)绾?運(yùn)用所學(xué)的知識去解決實(shí)際的問題，此外，還得出一個結(jié)論:知識必須通過應(yīng)用才能實(shí)現(xiàn)其價值！

6、有些東西以為學(xué)會了， 但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正 會用的時候才是真的學(xué)會了。本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。甕老師多次 詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路， 精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏 實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和 工作。在此誠摯地向甕老師致謝。大三時候開始了專業(yè)課的學(xué)習(xí)，其中EDA就是要學(xué)的一門專業(yè)課，課程剛開始的時候，對EDA技術(shù)很陌生，也感到很茫然，也非常沒有信心，當(dāng)接觸到可編程器件的時候，看 到大家同樣感到很迷惘。首先，通過對這門課程相關(guān)理論的 學(xué)習(xí)，我掌握了 EDA的 一些基本的的知識

7、，現(xiàn)代電子產(chǎn)品的 性能越來越高，復(fù)雜度越來越大，更新步伐也越來越快。實(shí) 現(xiàn)這種進(jìn)步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。 前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)入超深亞微米階段， 可以在幾平方厘米的芯片上集成幾千萬個晶體管；后者的核 心就是電子設(shè)計(jì)自動化 EDA技術(shù)，由于本門課程是一門硬件 學(xué)習(xí)課程，所以實(shí)驗(yàn)必不可少。通過課程最后實(shí)驗(yàn)，我體會 一些VHDL語言相對于其他編程語言的特點(diǎn)。在接觸VHDL語言之前，我已經(jīng)學(xué)習(xí)了C語言，匯編語言，而相對于這些語言的學(xué)習(xí)，VHDL具有明顯的特點(diǎn)。這不僅僅是由于 VHDL作為一種硬件描述語言的學(xué)習(xí)需要了解 較多的數(shù)字邏輯方面的硬件電路知識，包括目標(biāo)芯片基本

8、結(jié) 構(gòu)方面的知識更重要的是由于VHDL描述的對象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的 工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的，也可以 是互為因果的。這表明，在任一時刻，電路系統(tǒng)可以有許多 相關(guān)和不相關(guān)的事件同時并行發(fā)生。因此，任何復(fù)雜的程序 在一個單CPU的計(jì)算機(jī)中的運(yùn)行， 永遠(yuǎn)是單向和一維的。 因 而程序設(shè)計(jì)者也幾乎只需以一維的思維模式就可以編程和工作了。在學(xué)習(xí)的過程中，我深深體會到，學(xué)習(xí)不單單要將理論 知識學(xué)扎實(shí)了，更重要的是實(shí)際動手操作能力，學(xué)完了課本 知識，我并沒有覺得自己有多大的提高，感覺學(xué)到的很沒用，我們現(xiàn)在學(xué)到的還很少， 只是編寫一些簡單的程序。

9、相反的， 每次做完實(shí)驗(yàn)之后，都會感覺自己收獲不少，每次都會有問 題，因此，我認(rèn)為在老師今后的教學(xué)當(dāng)中，應(yīng)當(dāng)更加注重動 手實(shí)驗(yàn)，把理論與實(shí)踐很好的結(jié)合起來，才能使同學(xué)融會貫 通?，F(xiàn)在感覺到對這門課還只有很少的認(rèn)識，所以希望很認(rèn) 真的續(xù)下去合肥學(xué)院電子系09級電子信息工程，姓名：李金山學(xué)號: 0905075006摘要：經(jīng)過兩周的 EDA實(shí)訓(xùn)，我也基本掌握了 這個軟件的使用方法，也體會到了這款軟件的實(shí)用性。我也 通過練習(xí)，熟練地掌握了一些畫圖技巧，下面我模仿練習(xí)的 一款時鐘電路，通過繪制及制作時鐘電路，通過繪制時鐘電 路的原理圖，制作 PCB板，布線等，我也發(fā)現(xiàn)了自己的一些 不足，有了更深的體會。一

10、、 電路原理圖及元器件庫設(shè)計(jì)1.原理圖設(shè)計(jì)電路原理圖的設(shè)計(jì)主要是protel 99 se的原理圖設(shè)計(jì)系統(tǒng)來繪制一張電路原理圖。在這一過程中，要充分利用 protel 99 se所提供的各種原理圖繪圖工具、各種編輯功能， 來實(shí)現(xiàn)我們的目的，即得到一張正確、精美的電路原理圖。繪制簡單電路原理圖過程：首先，構(gòu)思好零件圖，設(shè)計(jì) 好圖紙大小，設(shè)置合適的圖紙大?。蝗缓螅O(shè)置protel 99se/Schematic設(shè)計(jì)環(huán)境；再者，放置零件，并對放置零件的 序號、零件封裝進(jìn)行定義和設(shè)定等工作；然后，將圖紙上的 元件用具有電氣意義的導(dǎo)線、符號連接起來，構(gòu)成一個完整 的原理圖；然后，根據(jù)需要調(diào)整電路；再者，創(chuàng)建

11、網(wǎng)絡(luò)表； 最后，加載網(wǎng)絡(luò)表。例如如下時鐘電路原理圖：當(dāng)然，這還不算完整，然后對已經(jīng)完成的電路原理圖， 進(jìn)行電氣規(guī)則測試，找出錯誤原因，并改正。生成網(wǎng)絡(luò)表和 元器件材料清單。電氣規(guī)則測試：分析檢查報告內(nèi)容，修改錯誤。時鐘電路網(wǎng)絡(luò)表2.元器件庫設(shè)計(jì)在繪制電路原理圖時，難免會遇到元器件庫中沒有的元 器件，這時，我們需要用繪圖工具，學(xué)會繪制元器件。我在 繪制時鐘電路原理圖時，也曾遇到過這種情況，所以這就需 要我們自己繪制自己所需的元器件圖。如：我們可以根據(jù)所需建立一個自己的元器件庫，當(dāng)我們需要時，就可添加進(jìn)去，直接使用即可。二、PCB板圖及封裝庫設(shè)計(jì)用印制電路板編輯器，設(shè)置工作層面和電路板畫圖環(huán)境，

12、用Protel 99SE 設(shè)計(jì)印刷電路板過程如下：1.啟動印刷電路板設(shè)計(jì)服務(wù)器；2.規(guī)劃電路板；3.設(shè)置參數(shù)；4裝入元件封 裝庫；5.裝入網(wǎng)絡(luò)表；6.元器件布局；7.自動布線。電路板尺寸規(guī)劃：加載網(wǎng)絡(luò)表：當(dāng)制作電路板時，發(fā)現(xiàn)尺寸不合適時，要加以修正，然后，在進(jìn)行下一步。調(diào)整之后，自動布線后生成PCB板圖如下：印制電路板3D效果顯示如下：本學(xué)期末我們進(jìn)行了 EDA實(shí)訓(xùn)，我們組做的是四路智能 搶答器，不過本次實(shí)訓(xùn)與以往最大的不同是在熟練并掌握 Verilog 硬件描述語言的基礎(chǔ)上， 運(yùn)用Quartus軟件，對其進(jìn) 行波形以及功能的仿真。我們組搶答器的設(shè)計(jì)要求是：可容 納四組參賽者，每組設(shè)置一個搶答

13、按鈕供搶答者使用，電路 具有第一搶答信號的鑒別和鎖存功能，系統(tǒng)具有計(jì)分、倒計(jì)時和倒計(jì)時鎖存等電路，輸入信號 有：各組的搶答按鈕 A、B、C、D系統(tǒng)清零信號 CLR系統(tǒng) 時鐘信號CLK計(jì)分復(fù)位端RST加分按鈕端ADD計(jì)時預(yù)置 控制端LDN計(jì)時使能端EN計(jì)時預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用如LEDA LEDB LEDG LEDD表示，四個組搶答時的計(jì)時數(shù)碼顯示控制信號若干，搶答成 功組別顯示的控制信號若干，各組計(jì)分動態(tài)顯示的控制信號 若干。整個系統(tǒng)至少有三個主要模塊：搶答鑒別模塊、搶答 計(jì)時模塊、搶答計(jì)分模塊。實(shí)訓(xùn)的第一天我們組

14、三個人就開始對搶答器的各部分 源程序進(jìn)行調(diào)試，由于剛開始對于quartus2 軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進(jìn)展，一直都在改 程序中的錯誤。在不停的重復(fù)的編譯、改錯。拿著EDA修改稿、資料書檢查出錯的地方，一邊又一遍的校對分析其中的 錯誤。在實(shí)訓(xùn)中我們遇到了很多的問題。為了解決這些問題我 和他們兩個都在的想辦法通過各種渠道尋找解決問題的方法。上網(wǎng)查資料、問同學(xué)、圖書館查資料、問老師、自己想辦法， 其實(shí)最有效的方法還是自己去想那樣學(xué)到的東西才會更加 的深刻記得時間也是最長的，他人的幫助當(dāng)然是很好的，但 只是暫時的要想真正的學(xué)到東西還是要靠自己去想辦法。不 能一有問題就希望要他人

15、幫忙，一定自己先好好想想實(shí)在解 決不了的再去問老師找同學(xué)。由于在一開始的時候?qū)?quartus2 軟件的不熟悉耽誤了 很多的時間，在接下來的幾天里遇到了不少的問題。剛開始 的時候是源程序中的錯誤一直在那改，好不容易幾個模塊中 的錯誤都一個個排除了，但當(dāng)把他們放到一起時問題就又出 現(xiàn)了。于是又開始了檢查修改，可是弄了好長時間也沒有弄 明白，最后找了一個在實(shí)驗(yàn)室的同學(xué)說是頂層文件有問題。 于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。最 后對步驟已經(jīng)有了很熟練的掌握，很快就完成了程序編譯、 仿真、下載到最后的調(diào)試?！凹埳险剚斫K覺淺，絕知此事要躬行?！痹谶@短暫的兩周實(shí)訓(xùn)中深深的感覺到了自己要學(xué)的

16、東西實(shí)在是太多了，自 己知道的是多么的有限，由于自身專業(yè)知識的欠缺導(dǎo)致了這 次實(shí)訓(xùn)不是進(jìn)行的很順利，通過這次實(shí)訓(xùn)暴露了我們自身的 諸多的不足之處，我們會引以為鑒，在以后的生活中更應(yīng)該 努力的學(xué)習(xí)。雖然實(shí)訓(xùn)僅僅進(jìn)行了兩個星期就匆匆的結(jié)束了，但在這 兩個星期中收獲還是很多的。實(shí)訓(xùn)的目的是要把學(xué)過的東西 拿出來用這一個星期的實(shí)訓(xùn)中不僅用了而且對于quartus2軟件的使用也更加的得心應(yīng)手，這次實(shí)訓(xùn)提高了我們的動手 能力、理論聯(lián)系實(shí)際的能力、發(fā)現(xiàn)問題分析問題解決問題的 能力。實(shí)訓(xùn)只要你認(rèn)真做了都是對自己能力一次很大的提高。本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。甕老師多次 詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津

17、，幫助我們理順設(shè)計(jì)思路， 精心點(diǎn)撥，時刻在幫助著我們?nèi)ヌ釂J自己。甕老師一絲不茍 的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅是我學(xué)習(xí) 的楷模，并將積極影響我今后的學(xué)習(xí)和工作。在此誠摯地向 甕老師致謝。經(jīng)過一周的EDA實(shí)訓(xùn)，我也基本掌握了這個軟件的使用 方法，也體會到了這款軟件的實(shí)用性。我也通過練習(xí)，熟練 地掌握了一些畫圖技巧，下面我模仿練習(xí)的一款時鐘電路， 通過繪制及制作時鐘電路，通過繪制時鐘電路的原理圖，制 作PCB板，布線等，我也發(fā)現(xiàn)了自己的一些不足，有了更深 的體會。一、 電路原理圖及元器件庫設(shè)計(jì)1.原理圖設(shè)計(jì)電路原理圖的設(shè)計(jì)主要是protel 99 se 的原理圖設(shè)計(jì)系統(tǒng)來繪制一張電路

18、原理圖。在這一過程中，要充分利用 protel 99 se所提供的各種原理圖繪圖工具、各種編輯功能， 來實(shí)現(xiàn)我們的目的，即得到一張正確、精美的電路原理圖。繪制簡單電路原理圖過程：首先，構(gòu)思好零件圖，設(shè)計(jì) 好圖紙大小，設(shè)置合適的圖紙大?。蝗缓?，設(shè)置protel 99se/Schematic設(shè)計(jì)環(huán)境；再者，放置零件，并對放置零件的 序號、零件封裝進(jìn)行定義和設(shè)定等工作；然后，將圖紙上的 元件用具有電氣意義的導(dǎo)線、符號連接起來，構(gòu)成一個完整 的原理圖；然后，根據(jù)需要調(diào)整電路；再者，創(chuàng)建網(wǎng)絡(luò)表； 最后，加載網(wǎng)絡(luò)表。例如如下時鐘電路原理圖：當(dāng)然，這還不算完整，然后對已經(jīng)完成的電路原理圖， 進(jìn)行電氣規(guī)則測試，找出錯誤原因，并改正。生成網(wǎng)絡(luò)表和 元器件材料清單。電氣規(guī)則測試：分析檢查報告內(nèi)容，修改錯誤。時鐘電路網(wǎng)絡(luò)表2.元器件庫設(shè)計(jì)在繪制電路原理圖時，難免會遇