福師大21春《EDA技術(shù)》在線作業(yè)一-0001答卷

1、福師大21春EDA技術(shù)在線作業(yè)一-0001答卷按照處理的HDL語言類型，仿真器可以分為()。A.Verilog HDL仿真器B.VHDL HDL仿真器C.混合仿真器目前常用的硬件描述語言為：()。A.VerilogB.VHDLC.VCD.VB常用的集成FPGA/CPLD開發(fā)工具有哪些()。A.MAX+plus IIB.Quartus IIC.ISED.ispLEVERTOP-down設(shè)計(jì)一般分為哪幾個(gè)層次()。A.系統(tǒng)級(jí)B.功能級(jí)C.門級(jí)D.開關(guān)級(jí)基于EDA技術(shù)的設(shè)計(jì)中，通常有兩種設(shè)計(jì)思路()。A.自頂向下B.自底向上C.自前向后D.自后向前衡量仿真器性能的重要指標(biāo)有哪些()。A.仿真速度B.

2、仿真的準(zhǔn)確性C.仿真的易用性基于FPGA/CPLD器件的數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些階段()。A.設(shè)計(jì)輸入B.綜合C.布局布線D.仿真和編程SPLD器件分為幾類()。A.PROMB.PLAC.PALD.GALASIC電路特點(diǎn)描述正確的是()。A.周期長B.投入高C.功耗低D.省面積常用的綜合工具有哪些()。A.FPGA ExpressB.FPGA compilerC.Synplify ProVerilog語言即適合可綜合的電路設(shè)計(jì)，也可勝任電路與系統(tǒng)的仿真。()A.正確B.錯(cuò)誤JTAG是Joint Test Action Group，聯(lián)合測試行動(dòng)組的縮寫。()A.正確B.錯(cuò)誤CAD是Compute

3、r Aided Design，計(jì)算機(jī)輔助設(shè)計(jì)的縮寫。()A.正確B.錯(cuò)誤Verilog HDL中的常量主要有：整數(shù)，實(shí)數(shù)和字符串。()A.正確B.錯(cuò)誤PLD器件的設(shè)計(jì)往往采用層次化的設(shè)計(jì)方法，分模塊，分層次地進(jìn)行設(shè)計(jì)描述。()A.正確B.錯(cuò)誤CPLD是Complex Programmable Logic Device，復(fù)雜可編程邏輯器件的縮寫。()A.正確B.錯(cuò)誤硬件綜合器和軟件程序編譯器沒有本質(zhì)區(qū)別。()A.正確B.錯(cuò)誤采用原理圖方式的數(shù)字設(shè)計(jì)的可重用性、可移植要差一些。()A.正確B.錯(cuò)誤有限狀態(tài)機(jī)的復(fù)位分為兩種：同步復(fù)位和異步復(fù)位。()A.正確B.錯(cuò)誤Verilog HDL和 VHDL目

4、前還都不是IEEE標(biāo)準(zhǔn)。()A.正確B.錯(cuò)誤布局布線為將綜合生成的電路邏輯網(wǎng)表映射到具體的目標(biāo)器件中實(shí)現(xiàn)，并產(chǎn)生最終的可下載文件的過程。()A.正確B.錯(cuò)誤Verilog HDL中的變量一般分為兩種數(shù)據(jù)類型：net型和variable型。()A.正確B.錯(cuò)誤Quartus II是Xilinx的FPGA/CPLD的集成開發(fā)工具。()A.正確B.錯(cuò)誤目前常用的硬件描述語言為：Verilog HDL和VHDL。()A.正確B.錯(cuò)誤Verilog HDL支持賦值語句。()A.正確B.錯(cuò)誤浮柵編程元件一般用在民用、消費(fèi)類產(chǎn)品中。()A.正確B.錯(cuò)誤Verilog HDL中assign為持續(xù)賦值語句。()

5、A.正確B.錯(cuò)誤數(shù)字設(shè)計(jì)流程中采用原理圖方式適合描述電路的連接關(guān)系核接口關(guān)系。()A.正確B.錯(cuò)誤Verilog HDL不支持條件語句。()A.正確B.錯(cuò)誤Verilog HDL中整數(shù)型常量是不可以綜合的。()A.正確B.錯(cuò)誤PLD是Programmable Logic Device，可編程邏輯器件的縮寫。()A.正確B.錯(cuò)誤SOC是指把一個(gè)完整的系統(tǒng)集成在一個(gè)芯片上。()A.正確B.錯(cuò)誤CAE是Computer Aided Engineering，計(jì)算機(jī)輔助工程的縮寫。()A.正確B.錯(cuò)誤ASIC是專用集成電路的縮寫。()A.正確B.錯(cuò)誤狀態(tài)機(jī)設(shè)計(jì)主要包含三個(gè)對(duì)象：當(dāng)前狀態(tài)，次狀態(tài)和輸出邏輯

6、。()A.正確B.錯(cuò)誤SRAM是指靜態(tài)存儲(chǔ)器。()A.正確B.錯(cuò)誤數(shù)字設(shè)計(jì)流程中的設(shè)計(jì)輸入的表達(dá)方式一般有原理圖方式和HDL文本方式兩種。()A.正確B.錯(cuò)誤PLA是Programmable Logic Array，可編程邏輯陣列的縮寫。()A.正確B.錯(cuò)誤IP是Intellectual Property的縮寫。()A.正確B.錯(cuò)誤Verilog HDL支持循環(huán)語句。()A.正確B.錯(cuò)誤Verilog程序的基本設(shè)計(jì)單元是“模塊”(module)。()A.正確B.錯(cuò)誤Verilog HDL支持條件運(yùn)算符。()A.正確B.錯(cuò)誤PLD器件內(nèi)部主要由各種邏輯功能部件和可編程開關(guān)構(gòu)成。()A.正確B.錯(cuò)

7、誤Verilog語言的行為描述語句，如條件語句、賦值語句和循環(huán)語句類似于軟件高級(jí)語言，便于學(xué)習(xí)和使用。()A.正確B.錯(cuò)誤PROM(Programmable Read Only Memory)，可編程只讀存儲(chǔ)器的縮寫。()A.正確B.錯(cuò)誤絕大多數(shù)的FPGA器件都基于SRAM查找表結(jié)構(gòu)實(shí)現(xiàn)。()A.正確B.錯(cuò)誤仿真是EDA的精髓所在。()A.正確B.錯(cuò)誤狀態(tài)機(jī)可以分為：米里型和摩爾型兩類。()A.正確B.錯(cuò)誤SOC是System On Chip，芯片系統(tǒng)的縮寫。()A.正確B.錯(cuò)誤PLD是一種全定制器件。()A.正確B.錯(cuò)誤 參考答案：ABC參考答案：AB參考答案：ABCD參考答案：ABCD參考答案：AB參考答案：ABC參考答案：ABCD參考答案：ABCD參考答案：ABCD參考答案：ABC參考答案：A參考答案：A參考答案：A參考答案：A參考答案：A參考答案：A參考答案：B參考答案：A參考答案：A參考答案：B參考答案：A參考答案：A參考答案：B參考答案：A參考答案：A參考答案：A參考答案：A參考答案：A參考答案：B參考答案：B參