福師大21春《EDA技術》在線作業(yè)一-0001答卷_第1頁
福師大21春《EDA技術》在線作業(yè)一-0001答卷_第2頁
福師大21春《EDA技術》在線作業(yè)一-0001答卷_第3頁
福師大21春《EDA技術》在線作業(yè)一-0001答卷_第4頁
福師大21春《EDA技術》在線作業(yè)一-0001答卷_第5頁
已閱讀5頁,還剩3頁未讀, 繼續(xù)免費閱讀

下載本文檔

版權說明:本文檔由用戶提供并上傳,收益歸屬內容提供方,若內容存在侵權,請進行舉報或認領

文檔簡介

1、福師大21春EDA技術在線作業(yè)一-0001答卷按照處理的HDL語言類型,仿真器可以分為()。A.Verilog HDL仿真器B.VHDL HDL仿真器C.混合仿真器目前常用的硬件描述語言為:()。A.VerilogB.VHDLC.VCD.VB常用的集成FPGA/CPLD開發(fā)工具有哪些()。A.MAX+plus IIB.Quartus IIC.ISED.ispLEVERTOP-down設計一般分為哪幾個層次()。A.系統(tǒng)級B.功能級C.門級D.開關級基于EDA技術的設計中,通常有兩種設計思路()。A.自頂向下B.自底向上C.自前向后D.自后向前衡量仿真器性能的重要指標有哪些()。A.仿真速度B.

2、仿真的準確性C.仿真的易用性基于FPGA/CPLD器件的數(shù)字系統(tǒng)設計流程包括哪些階段()。A.設計輸入B.綜合C.布局布線D.仿真和編程SPLD器件分為幾類()。A.PROMB.PLAC.PALD.GALASIC電路特點描述正確的是()。A.周期長B.投入高C.功耗低D.省面積常用的綜合工具有哪些()。A.FPGA ExpressB.FPGA compilerC.Synplify ProVerilog語言即適合可綜合的電路設計,也可勝任電路與系統(tǒng)的仿真。()A.正確B.錯誤JTAG是Joint Test Action Group,聯(lián)合測試行動組的縮寫。()A.正確B.錯誤CAD是Compute

3、r Aided Design,計算機輔助設計的縮寫。()A.正確B.錯誤Verilog HDL中的常量主要有:整數(shù),實數(shù)和字符串。()A.正確B.錯誤PLD器件的設計往往采用層次化的設計方法,分模塊,分層次地進行設計描述。()A.正確B.錯誤CPLD是Complex Programmable Logic Device,復雜可編程邏輯器件的縮寫。()A.正確B.錯誤硬件綜合器和軟件程序編譯器沒有本質區(qū)別。()A.正確B.錯誤采用原理圖方式的數(shù)字設計的可重用性、可移植要差一些。()A.正確B.錯誤有限狀態(tài)機的復位分為兩種:同步復位和異步復位。()A.正確B.錯誤Verilog HDL和 VHDL目

4、前還都不是IEEE標準。()A.正確B.錯誤布局布線為將綜合生成的電路邏輯網(wǎng)表映射到具體的目標器件中實現(xiàn),并產(chǎn)生最終的可下載文件的過程。()A.正確B.錯誤Verilog HDL中的變量一般分為兩種數(shù)據(jù)類型:net型和variable型。()A.正確B.錯誤Quartus II是Xilinx的FPGA/CPLD的集成開發(fā)工具。()A.正確B.錯誤目前常用的硬件描述語言為:Verilog HDL和VHDL。()A.正確B.錯誤Verilog HDL支持賦值語句。()A.正確B.錯誤浮柵編程元件一般用在民用、消費類產(chǎn)品中。()A.正確B.錯誤Verilog HDL中assign為持續(xù)賦值語句。()

5、A.正確B.錯誤數(shù)字設計流程中采用原理圖方式適合描述電路的連接關系核接口關系。()A.正確B.錯誤Verilog HDL不支持條件語句。()A.正確B.錯誤Verilog HDL中整數(shù)型常量是不可以綜合的。()A.正確B.錯誤PLD是Programmable Logic Device,可編程邏輯器件的縮寫。()A.正確B.錯誤SOC是指把一個完整的系統(tǒng)集成在一個芯片上。()A.正確B.錯誤CAE是Computer Aided Engineering,計算機輔助工程的縮寫。()A.正確B.錯誤ASIC是專用集成電路的縮寫。()A.正確B.錯誤狀態(tài)機設計主要包含三個對象:當前狀態(tài),次狀態(tài)和輸出邏輯

6、。()A.正確B.錯誤SRAM是指靜態(tài)存儲器。()A.正確B.錯誤數(shù)字設計流程中的設計輸入的表達方式一般有原理圖方式和HDL文本方式兩種。()A.正確B.錯誤PLA是Programmable Logic Array,可編程邏輯陣列的縮寫。()A.正確B.錯誤IP是Intellectual Property的縮寫。()A.正確B.錯誤Verilog HDL支持循環(huán)語句。()A.正確B.錯誤Verilog程序的基本設計單元是“模塊”(module)。()A.正確B.錯誤Verilog HDL支持條件運算符。()A.正確B.錯誤PLD器件內部主要由各種邏輯功能部件和可編程開關構成。()A.正確B.錯

7、誤Verilog語言的行為描述語句,如條件語句、賦值語句和循環(huán)語句類似于軟件高級語言,便于學習和使用。()A.正確B.錯誤PROM(Programmable Read Only Memory),可編程只讀存儲器的縮寫。()A.正確B.錯誤絕大多數(shù)的FPGA器件都基于SRAM查找表結構實現(xiàn)。()A.正確B.錯誤仿真是EDA的精髓所在。()A.正確B.錯誤狀態(tài)機可以分為:米里型和摩爾型兩類。()A.正確B.錯誤SOC是System On Chip,芯片系統(tǒng)的縮寫。()A.正確B.錯誤PLD是一種全定制器件。()A.正確B.錯誤 參考答案:ABC參考答案:AB參考答案:ABCD參考答案:ABCD參考答案:AB參考答案:ABC參考答案:ABCD參考答案:ABCD參考答案:ABCD參考答案:ABC參考答案:A參考答案:A參考答案:A參考答案:A參考答案:A參考答案:A參考答案:B參考答案:A參考答案:A參考答案:B參考答案:A參考答案:A參考答案:B參考答案:A參考答案:A參考答案:A參考答案:A參考答案:A參考答案:B參考答案:B參

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內容里面會有圖紙預覽,若沒有圖紙預覽就沒有圖紙。
  • 4. 未經(jīng)權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間,僅對用戶上傳內容的表現(xiàn)方式做保護處理,對用戶上傳分享的文檔內容本身不做任何修改或編輯,并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論