安徽工業(yè)大學(xué)數(shù)字邏輯路勤實(shí)驗(yàn)報告

1、數(shù) 字 邏 輯班 級 ：計141學(xué) 號 : 149074007姓 名 ：李根指導(dǎo)老師 ：陸勤實(shí)驗(yàn)一 3-8譯碼器設(shè)計一、實(shí)驗(yàn)任務(wù)1. 通過一個簡單的3-8譯碼器的設(shè)計，讓學(xué)生掌握用原理圖描述組 合邏輯電路的設(shè)計方法。 2. 掌握組合邏輯電路的軟件仿真方法。 3. 初步了解可編程器件設(shè)計的全過程。4、實(shí)驗(yàn)步驟：1）啟動MAX+plusII軟件包，創(chuàng)建試驗(yàn)環(huán)境2）放置器件在原理圖上3）在器件的腳管上添加連線4）標(biāo)記輸入輸出端口屬性5）保存原理圖6）設(shè)置為當(dāng)前文件7）仿真模擬8）選擇仿真時間。仿真時間長短由電路實(shí)際要求確定9）為A、B、C、三個端口添加輸入信號10）根據(jù)電路要求編輯另外兩路輸入端口的

2、激勵信號波形11）保存激勵信號編輯結(jié)果12）電路仿真13）觀察仿真結(jié)果14）器件的編程下載15）按下“Select Programming File”按鈕，選擇要下載的“.sof”文件，然后按“Add”按鈕將其加到文件列表中16）結(jié)合電路功能，在實(shí)驗(yàn)箱上觀察設(shè)計實(shí)現(xiàn)的結(jié)果二、實(shí)驗(yàn)原理1.列出真值表、寫出邏輯函數(shù)。（1）真值表A0A1A2Y0Y1Y2Y3Y4Y5Y6Y70000111111110010111111010110111111101110111100111110111101111110110111111110111111111110（2） 邏輯表達(dá)式 2. 實(shí)驗(yàn)原理圖3. 實(shí)驗(yàn)仿真結(jié)果

3、波形圖三、實(shí)驗(yàn)連線全加器的三個輸入所對應(yīng)的管腳同三位撥碼開關(guān)相連；兩個輸出所對應(yīng)的管腳同兩位發(fā)光二極管相連。4、 實(shí)驗(yàn)記錄1.填寫下表（填亮1或滅0）ABCLED0LED1LED2LED3LED4LED5LED6LED7000亮滅滅滅滅滅滅滅100滅亮滅滅滅滅滅滅010滅滅亮滅滅滅滅滅110滅滅滅亮滅滅滅滅001滅滅滅滅亮滅滅滅101滅滅滅滅滅亮滅滅011滅滅滅滅滅滅亮滅111滅滅滅滅滅滅滅亮2、時序仿真波形中，輸出波形與輸入波形是否同步變化？如何解釋輸出波形中存在的毛刺？答：輸出波形與輸入波形是同步變化，輸出波形中存在的毛刺是組合邏輯中的冒險現(xiàn)象。3、請總結(jié)實(shí)驗(yàn)中出現(xiàn)的問題，你是如何解決的？

4、答：在器件的下載編程與硬件實(shí)現(xiàn)中發(fā)現(xiàn)無法下載編程，詢問老師后，保存文件，重啟電腦后照著老師的步驟操作終于解決了問題。實(shí)驗(yàn)二 全加全減器設(shè)計一、實(shí)驗(yàn)任務(wù)設(shè)計一個一位全加全減器，由M控制。當(dāng)M=0時實(shí)現(xiàn)加法運(yùn)算，輸入信號A、B和C分別作為加數(shù)、被加數(shù)和低位來的進(jìn)位，S1和S2為和數(shù)和向高位的進(jìn)位；M=1時實(shí)現(xiàn)減法運(yùn)算，輸入信號A、B和C分別作為減數(shù)、被減數(shù)和低位來的借位，S1和S2為差數(shù)和向高位的借位。二、實(shí)驗(yàn)原理（1）真值表輸入輸出 M A B C F1 F2 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1

5、0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1根據(jù)卡諾圖可得到邏輯函數(shù)為: F1=ABC+ABC+ABC+ABC F2=MAC+MAB+BC+MAC+MAB（2）實(shí)驗(yàn)原理圖（3）仿真波形（4）實(shí)驗(yàn)連線 全加全減器的四個輸入所對應(yīng)的管腳同四位撥碼開關(guān)相連；兩個輸出所對應(yīng)的管腳同兩位發(fā)光二極管相連。（5）實(shí)驗(yàn)記錄輸入輸出實(shí)驗(yàn)結(jié)果 M A B C F1 F2F1F2000000不亮不亮000110亮不亮

6、001010亮不亮001101不亮亮010010亮不亮010101不亮亮011001不亮亮011111亮亮100000不亮不亮100111亮亮101011亮亮101101不亮亮110010亮不亮110100不亮不亮111000不亮不亮111111亮亮實(shí)驗(yàn)三 七段顯示譯碼器的實(shí)現(xiàn)及優(yōu)化1、 實(shí)驗(yàn)介紹 LED數(shù)碼管顯示電路是工程項(xiàng)目中使用較廣的一種輸出顯示器件。常見的數(shù)碼管有共陰和共陽2種。共陰數(shù)碼管是將8個發(fā)光二極管的陰極連接在一起為公共端，而共陽數(shù)碼管是將8個發(fā)光二極管的陽極連接在一起作為公共端。公共端常被稱作位碼，而將其他的8位稱做段碼，這8位分別是a，b, c, d, e, f, g及h，

7、它們對應(yīng)數(shù)碼管的七個段位和一個小數(shù)點(diǎn)兒。a，b, c, d, e, f及g這七段是用控制字符型顯示的，因此，常常也將LED數(shù)碼管稱為7段數(shù)碼管。 二、實(shí)驗(yàn)原理 1.列出真值表、寫出邏輯函數(shù)。（1） 真值表（2） 邏輯函數(shù)表達(dá)式：2.實(shí)驗(yàn)原理分析2. 實(shí)驗(yàn)仿真結(jié)果波形圖三、實(shí)驗(yàn)連線全加器的三個輸入所對應(yīng)的管腳同三位撥碼開關(guān)相連；兩個輸出所對應(yīng)的管腳同兩位發(fā)光二極管相連。四、實(shí)驗(yàn)記錄輸出結(jié)果（燈亮1燈滅2）N輸入輸入結(jié)果A3A2A1A0abcdefg000000000001100011001111200100010010300110000110401001001100501010100100601

8、101100000701110001111810000000000910010000100實(shí)驗(yàn)心得：在實(shí)驗(yàn)中，主要遇到的困難是在使用軟件畫原理圖時連線部分讓人眼花繚亂，一般不小心就連錯了，但是只要連的時候仔細(xì)細(xì)心一點(diǎn)就沒什么問題了。然后就是在實(shí)驗(yàn)報告中寫邏輯函數(shù)，邏輯函數(shù)需要用word中的插入函數(shù)寫，需要找到對應(yīng)的特殊的格式，比較繁瑣，但是學(xué)會了之后還是可以找到一點(diǎn)小竅門的，感覺大多數(shù)問題都可以通過網(wǎng)上查詢資料來解決，學(xué)會好好利用網(wǎng)上資源，對我們學(xué)東西還是大有益處的。對我們以后學(xué)習(xí)很有幫助。實(shí)驗(yàn)四 掃描顯示電路的驅(qū)動一、 實(shí)驗(yàn)?zāi)康?、 了解8位七段數(shù)碼管顯示模塊的工作原理，采用HDL設(shè)計標(biāo)準(zhǔn)掃

9、描電路驅(qū)動模塊，為后續(xù)實(shí)驗(yàn)做準(zhǔn)備。2、 初步掌握邏輯電路的層次式設(shè)計方法。二、 實(shí)驗(yàn)內(nèi)容1、 實(shí)驗(yàn)過程1）用撥碼開關(guān)產(chǎn)生 8421BCD 碼，用 EPLD 產(chǎn)生字形編碼電路和掃描驅(qū)動電路，然后進(jìn)行仿真，觀察波形，正確后進(jìn)行設(shè)計實(shí)現(xiàn)，適配劃分。調(diào)節(jié)時鐘頻率，感受“掃描”的過程，并觀察字符亮度和顯示刷新的效果。 2）編一個簡單的從 0F 輪換顯示十六進(jìn)制數(shù)的電路。2、 實(shí)驗(yàn)電路圖3、 波形仿真結(jié)果三、 實(shí)驗(yàn)報告1、 一個七段顯示數(shù)碼管可產(chǎn)生多少種字符，產(chǎn)生所有字符需要多少根被譯碼的信號線？答：一個7段數(shù)碼管可產(chǎn)生27種字符，即128種。產(chǎn)生所有字符需要7根被譯碼信號線，但假如只編譯0-F的16個字

10、符，則至少需要4根被譯碼信號線。2、 你在實(shí)驗(yàn)中采用的掃描頻率是多少？答：最低掃描頻率為256Hz，我采用的掃描頻率為265Hz。3、 結(jié)合本實(shí)驗(yàn)，簡述邏輯電路的層次式設(shè)計方法的基本步驟。層次式設(shè)計方法的基本思想就是分模塊、分層次的進(jìn)行設(shè)計描述，描述總功能的設(shè)計為頂層設(shè)計，描述電路級的設(shè)計為中層設(shè)計，描述物理實(shí)現(xiàn)級中較小單元的設(shè)計為底層設(shè)計。4、 實(shí)驗(yàn)中存在的問題答：在實(shí)驗(yàn)電路連接結(jié)束后進(jìn)行波形仿真時出現(xiàn)無論怎么改變輸入，結(jié)果總是為無的情況，后來發(fā)現(xiàn)是把reset端設(shè)為0導(dǎo)致結(jié)果無效，設(shè)為1后，仿真結(jié)果正常。實(shí)驗(yàn)五 用JK觸發(fā)器設(shè)計同步8421碼加法計數(shù)器一、 實(shí)驗(yàn)要求1、 用JK觸發(fā)器設(shè)計同

11、步8421碼加法計數(shù)器。2、 用實(shí)驗(yàn)四的“掃描顯示電路”進(jìn)行顯示，具體連線根據(jù)實(shí)驗(yàn)內(nèi)容完成時的管腳劃分和定義，同相應(yīng)的輸入輸出接口功能模塊連接。二、 實(shí)驗(yàn)過程1、 按照同步時序電路的設(shè)計方法寫出設(shè)計過程，畫出邏輯圖。 1）確定觸發(fā)器的個數(shù)。首先根據(jù)狀態(tài)的個數(shù)來確定所需要觸發(fā)器的個數(shù)，如給定的狀態(tài)個數(shù)為n，由應(yīng)滿足n2K,K為實(shí)現(xiàn)這來狀態(tài)所需要的觸發(fā)器的個數(shù)。（實(shí)際使用時可能給定的狀態(tài)中存在冗余項(xiàng)，這時一般還須對狀態(tài)進(jìn)行化簡。） 2）列出狀態(tài)轉(zhuǎn)移真值表。根據(jù)狀態(tài)列出狀態(tài)轉(zhuǎn)移真值表，也稱狀態(tài)表、狀態(tài)轉(zhuǎn)移表。 3）觸發(fā)器選型。選擇合適的觸發(fā)器 JK-FF。根據(jù)狀態(tài)圖和給出的觸發(fā)器的型號寫出其輸入方程

12、，通常在寫輸入方程時須對其進(jìn)行化簡，以使電路更簡單。 4）.求出輸出方程。根據(jù)狀態(tài)表，求出輸出邏輯函數(shù)Z的輸出方程，還過有些電路沒有獨(dú)立的輸出，這一步就省了。 5)畫出邏輯圖。根據(jù)輸入方程、輸出方程畫出邏輯電路圖。 6）討論設(shè)計的電路能否自啟動。在設(shè)計的電路中可能出現(xiàn)一些無關(guān)的狀態(tài)，這些狀態(tài)能否經(jīng)過若干個時鐘脈沖后進(jìn)行有效的狀態(tài)。2、 畫出包含仿真方案的實(shí)驗(yàn)邏輯圖（可以分層描述）3、實(shí)驗(yàn)中存在的問題和解決方法時序邏輯器件的清零端和置1端，如果是低電平有效，則正常工作時兩端都接1；反之，如果是高電平有效，則正常工作時兩端都接0。實(shí)驗(yàn)六 用74LS161采用清零和置數(shù)法組成六十進(jìn)制和二十四進(jìn)制計數(shù)

13、器一、 實(shí)驗(yàn)要求1、 用74LS161采用清零和置數(shù)法組成六十進(jìn)制和二十四進(jìn)制計數(shù)器。2、 具體連線根據(jù)每個實(shí)驗(yàn)內(nèi)容完成時的管腳劃分和定義，同相應(yīng)的輸入、輸出接口功能模塊連接。二、 實(shí)驗(yàn)內(nèi)容1、74161功能表3、 六十進(jìn)制和二十四進(jìn)制計數(shù)器的連線圖4、仿真波形圖實(shí)驗(yàn)七 字節(jié)鎖存器 一、實(shí)驗(yàn)要求 設(shè)計一個字節(jié)鎖存器。2、 實(shí)驗(yàn)報告 實(shí)驗(yàn)八 利用參數(shù)化模塊庫實(shí)現(xiàn)ROM 一、實(shí)驗(yàn)要求 1、設(shè)計一個256X8的ROM。 2、實(shí)驗(yàn)結(jié)果由指導(dǎo)教師現(xiàn)場檢查。 二、實(shí)驗(yàn)內(nèi)容 1、rom256_8_led.gdf: 2、字節(jié)à半字節(jié)分離電路 half_byte 的 AHDL 描述：subdesign

14、 half_byte ( din7.0:input; sel0:input; dout3.0:output; ) begin if !sel0 then dout3.0=din3.0; else dout3.0=din7.4; end if; end; 3、 實(shí)驗(yàn)報告 1、寫出你在實(shí)驗(yàn)中自定義的存儲器初始化文件（.mif 文件）的內(nèi)容（要求與示例不同）DEPTH = 256; % Memory depth and width are required %WIDTH = 8; % Enter a decimal number %ADDRESS_RADIX = HEX; % Address and

15、 value radixes are optional %DATA_RADIX = HEX; % Enter BIN, DEC, HEX, or OCT; unless % otherwise specified, radixes = HEX %- Specify values for addresses, which can be single address or rangeCONTENTBEGIN0.F : 00; % Range- address from 0 to F = 00 %10.1F : 11; % Range- address from 10 to 1F = 11 %20.

16、2F : 22; % Range- address from 20 to 2F = 22 %30.3F : 33; % Range- address from 30 to 3F = 33 %40.4F : 44; % Range- address from 40 to 4F = 44 %50.5F : 55; % Range- address from 50 to 5F = 55 %60.6F : 66; % Range- address from 60 to 6F = 66 %70.7F : 77; % Range- address from 70 to 7F = 77 %80.8F : 8

17、8; % Range- address from 80 to 8F = 88 %90.9F : 99; % Range- address from 90 to 9F = 99 %A0.AF : AA; % Range- address from A0 to AF = AA %B0.BF : BB; % Range- address from B0 to BF = BB %C0.CF : CC; % Range- address from C0 to CF = CC %D0.DF : DD; % Range- address from D0 to DF = DD %E0.EF : EE; % R

18、ange- address from E0 to EF = EE %F0.FF : FF; % Range- address from F0 to FF = FF %END2、 假定要用 LPM_ROM 實(shí)現(xiàn) 4 位二進(jìn)制碼到典型 gray 碼的轉(zhuǎn)換，請你畫出ROM 陣列圖，確定 ROM 容量，并由此給出 LPM_ROM 的配置參數(shù)和.mif 文件內(nèi)容。容量為24*4Mif文件：DEPTH = 16；WIDTH = 43、 實(shí)驗(yàn)中存在的問題和解決方法 在實(shí)驗(yàn)中，對不同的rom需要設(shè)置不同的參數(shù)，這為實(shí)驗(yàn)增加了不少麻煩。實(shí)驗(yàn)九 任意整數(shù)分頻器設(shè)計一、實(shí)驗(yàn)內(nèi)容 通過File-New新建一個Veri

19、log HDL File，輸入圖4和圖5所示內(nèi)容（/引導(dǎo)的注釋可不輸）， 并存盤為int_div.v，并加入工程（也可直接將提供的int_div.v作為元件加入到工程中）。這是一個任意整數(shù)分頻模塊/*/ / 任意整數(shù)分頻模塊 / /*/ /功能：對輸入時鐘clock進(jìn)行F_DIV倍分頻后輸出clk_out。 /其中F_DIV為分頻系數(shù)，分頻系數(shù)范圍為12n (n=F_DIV_WIDTH) /若要改變分頻系數(shù)，改變參數(shù)F_DIV或F_DIV_WIDTH到相應(yīng)范圍即可。 /若分頻系數(shù)為偶數(shù)，則輸出時鐘占空比為50%； /若分頻系數(shù)為奇數(shù)，則輸出時鐘占空比取決于輸入時鐘占空比和分 /頻系數(shù)（當(dāng)輸入為

20、50%時，輸出也是50%）。 /- /奇數(shù)倍分頻:三倍分頻的時序圖如下所示。 / 1 2 3 4 5 6 /clock |-|_|-|_|-|_|-|_|-|_|-|_| /clk_p_r |_|-|_|-| /clk_n_r -|_|-|_|- /clk_out |_|-|_|-| module int_div(clock,clk_out); /I/O口聲明 inputclock;/輸入時鐘 outputclk_out;/輸出時鐘 /內(nèi)部寄存器 regclk_p_r;/上升沿輸出時鐘 reg clk_n_r;/下降沿輸出時鐘 regF_DIV_WIDTH - 1:0 count_p;/上升沿

21、脈沖計數(shù)器 regF_DIV_WIDTH - 1:0 count_n;/下降沿脈沖計數(shù)器 /參數(shù)-分頻系數(shù) parameter F_DIV = 48000000;/分頻系數(shù)<<<<-修改這里 parameter F_DIV_WIDTH = 32; /分頻計數(shù)器寬度 wire full_div_p;/上升沿計數(shù)滿標(biāo)志 wire half_div_p;/上升沿計數(shù)半滿標(biāo)志 wire full_div_n;/下降沿計數(shù)滿標(biāo)志 wire half_div_n;/下降沿計數(shù)半滿標(biāo)志 /判斷計數(shù)標(biāo)志位置位與否 assign full_div_p = (count_p < F_DIV - 1); assign