調(diào)頻器課程設(shè)計報告

1、 設(shè)計名稱 2FSK調(diào)制與解調(diào)設(shè)計 學 院 電氣與光電工程學院 班 級 13信Y 學 號 13120226姓 名 薛新旺 指導(dǎo)教師 張剛兵 時 間 2017.1.3 目錄一、摘要2二、2FSK信號的調(diào)制原理2三、2FSK信號的解調(diào)原理4四、 Quartus介紹5五、 Quartus實操介紹5六、程序仿真結(jié)果7七、 總結(jié)11附錄111）2FSK信號的調(diào)制112）2FSK信號的解調(diào)12一、摘要 數(shù)字調(diào)頻又稱移頻鍵控，它是用不同的載波來傳送數(shù)字信號的。 FSK信號的產(chǎn)生有兩種方法：直接調(diào)頻法和頻率鍵控法。2FSK信號的產(chǎn)生可利用一個矩形脈沖序列對一個載波進行調(diào)頻而獲得。這正是頻率鍵控通信方式早期采用

2、的實現(xiàn)方法，也是利用模擬調(diào)頻法實現(xiàn)數(shù)字調(diào)頻的方法。 2FSK信號的另一產(chǎn)生方法便是采用鍵控法，即利用受矩形脈沖序列控制的開關(guān)電路對兩個不同的獨立頻率源進行選擇。2FSK是利用載頻頻率變化來傳輸數(shù)字信息。數(shù)字載頻信號又可分為相位離散和相位連續(xù)兩種情形。若兩個振蕩頻率分別由不同的獨立振蕩器提供，它們之間的相位互不相關(guān)，這就叫相位離散的數(shù)字調(diào)頻信號；若兩個振蕩頻率由同一振蕩信號源提供，是對其中一個載頻進行分頻，這樣產(chǎn)生的兩個載波就是相位連續(xù)的數(shù)字調(diào)頻信號。 在實際通信系統(tǒng)中，大部分信道不能直接傳輸基帶信號，必須用基帶信號對載波波形的參量進行控制，使載波的這些參量隨基帶信號的變化而變化，即以正弦波作為

3、載波的數(shù)字調(diào)制系統(tǒng)。 與模擬調(diào)制一樣，數(shù)字調(diào)制也有調(diào)幅、調(diào)頻和調(diào)相三種基本形式。調(diào)頻信號即2FSK信號是數(shù)字通信系統(tǒng)使用較早的一種通信方式，由于這種通信方式容易實現(xiàn)，抗噪聲和抗衰減性能較強，因此在低速數(shù)據(jù)傳輸通信系統(tǒng)中得到了較為廣泛的應(yīng)用。鍵控法產(chǎn)生的FSK信號頻率穩(wěn)定度高，并且沒有過渡頻率，它的轉(zhuǎn)換速度快、波形好。所以本課設(shè)電路利用移頻鍵控法，由函數(shù)信號發(fā)生器產(chǎn)生兩個不同的載波，即為相位不一定連續(xù)的數(shù)字調(diào)頻信號，由基帶信號對不同頻率的載波信號進行選擇。 二、2FSK信號的調(diào)制原理 FSK信號的產(chǎn)生有兩種方法：直接調(diào)頻法和頻移鍵控法。 （1）直接調(diào)頻法。直接調(diào)頻法是用數(shù)字基帶信號直接控制載頻振

4、蕩器的振蕩頻率。 直接調(diào)頻法實現(xiàn)電路有許多。一般采用的控制方法是：當基帶信號為正時(相當于1碼)，改變振蕩器諧振回路的參數(shù)·(電容或電感數(shù)值)，使振蕩器的振蕩頻率提高(設(shè)為f1)；當基帶信號為負時(相當于0碼)，改變振蕩器諧振回路的參數(shù)，使振蕩器的頻率降低(設(shè)為f2)。從而實現(xiàn)了調(diào)頻，這種方法產(chǎn)生的調(diào)頻信號是相位連續(xù)的。雖然實現(xiàn)方法簡單。但頻率穩(wěn)定度不高，同時頻率轉(zhuǎn)換速度不能太快。 （2）頻率鍵控法。頻率鍵控法也稱頻率選擇法圖1是其實現(xiàn)原理圖，它有兩個獨立的分頻器，數(shù)字基帶信號控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號實現(xiàn)FSK調(diào)制。圖1 頻率鍵控法調(diào)制原理鍵控法產(chǎn)生的FSK信號頻率穩(wěn)

5、定度可以做得很高并且沒有過渡頻率，它的轉(zhuǎn)換速度快，波形好。頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間兩個高頻振蕩的輸出電壓通常不可能相等。于是2FSK信號在基帶信息變換時電壓會發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。由于相位的不連續(xù)會造頻譜擴展，這種FSK 的調(diào)制方式在傳統(tǒng)的通信設(shè)備中采用較多。隨著數(shù)字處理技術(shù)的不斷發(fā)展，越來越多地采用連繼相位FSK調(diào)制技術(shù)。圖2是利用兩個獨立分頻器，以頻率鍵控法來實現(xiàn)fsk調(diào)制的原理電路圖。圖中，與非門3和4起到了轉(zhuǎn)換開關(guān)的作用。當數(shù)字基帶信號為1時，與非門4打開，輸出。當數(shù)字基帶信號為0時，與非門3打開，輸出，從而現(xiàn)實了fsk調(diào)制。圖2 獨立分

6、頻器鍵控法調(diào)制原理 鍵控法也常常利用數(shù)字基帶信號去控制可變分頻器的分頻比來改變輸出載波頻率，從而實現(xiàn)fsk調(diào)制。圖3是一個11/13可控分頻器原理圖。圖中當數(shù)字基帶信號為1時，第四級雙穩(wěn)態(tài)電路輸出的反饋脈沖被加到第一級和第二級雙穩(wěn)態(tài)電路上，此時分頻比為13；當基帶信號為0時，第四級雙穩(wěn)態(tài)電路輸出的反饋脈沖被加到第一級和第三級雙穩(wěn)態(tài)電路上，分頻比變?yōu)?1。由于分頻比改變，使輸出信號頻率改變，從而實現(xiàn)fsk調(diào)制。采用可變分頻器產(chǎn)生的fsk信號相位通常是連續(xù)的，因此在基帶信息變化時，fsk信號會出現(xiàn)過渡頻率，為減小過渡時間，可變分頻器應(yīng)工作于較高的頻率，而在可變分頻器后再插入固定分頻器，使輸出滿足f

7、sk要求。圖3 可控分頻器鍵控法調(diào)制原理三、2FSK信號的解調(diào)原理 二進制數(shù)字頻率鍵控信號常用的解調(diào)方法有很多種，如同步（相干）解調(diào)法，過零檢測法和差分檢波法。（1）同步（相干）解調(diào)法：在同步解調(diào)器中分成上、下兩個支路，輸入的FsK信號經(jīng)過f1和f2兩個帶通濾波器后變成了上、下兩路ASK信號之后其解調(diào)原理與ASK類似，但判決需對上、下兩支路比較來進行。假設(shè)上支路低通濾波器輸出為x1，下路低通濾波器輸出為x2，則判決準則是： （1）當輸入的FSK信號振蕩頻率為fl時上支路經(jīng)帶通后由正弦信號Acos2flt存在。與ASK系統(tǒng)接收到“l(fā)”碼時的情況相似，經(jīng)過低通濾波器，xl=A。而下支路帶通濾波器輸

8、出為0與ASK系統(tǒng)接收到“0”碼時相似，故x2=0，顯然xlx2=A一0>0按判決準則判輸入為fl；反之，當輸人為f2時xl=0，x2=A，Xl-X2=0-A<0，按判決準則應(yīng)判輸入為f2。因此可以判決出FSK信號。（2） 包絡(luò)解調(diào)法：FSK信號包絡(luò)解凋相當于兩路ASK信號包絡(luò)解調(diào)。用兩個窄帶的分路濾波器分別濾出頻率為fl及f2的高頻脈沖，經(jīng)包絡(luò)檢波后分別取出它們的包絡(luò)。把兩路輸出同時送到抽樣判決器進行比較從而判決輸出基帶數(shù)字信號。有時稱這種比較判別器的判決門限為零點平。設(shè)頻率f1代表數(shù)字信號1，f2代表0，則抽樣判決器的判決準則為： （2）式中x1和x2分別為抽樣時刻兩個包絡(luò)檢測

9、器的輸出值。這里的抽樣判決器，要比較x1,x2大小，或者說把差值x1-x2與零電平比較。因此，有時稱這種比較判決器的判決門限為零電平。當FSK信號為fl時上支路相當于ASK系統(tǒng)接收“1”碼的情況，其輸出xl為正弦波加窄帶高斯噪聲的包絡(luò)，它服從萊斯分布。而下支路相當于ASK系統(tǒng)接收“0”碼的情況，其輸出x2為窄帶高斯噪聲的包絡(luò)，它服從瑞利分布。如果FSK信號為f2。上、下支路的情況正好相反，此時上支路輸出的瞬時值服從瑞利分布下支路輸出的瞬時值服從萊斯分布。由以上分析可知無論輸出的FSK信號是f1或f2，兩路輸出總是一路為萊斯分布，另一路為瑞利分布。（3） 過零檢測法： 過零檢測法是利用信號波形在

10、單位時間內(nèi)與零電平軸交叉的次數(shù)來測定信號頻率。輸入2fsk信號經(jīng)限幅放大后成為矩形脈沖波，再經(jīng)微分電路得到雙向尖脈沖，然后整流的單向尖脈沖，每個尖脈沖表示信號的一個過零點。尖脈沖的重復(fù)頻率就是信號頻率的二倍。將尖脈沖去觸發(fā)一單穩(wěn)態(tài)電路產(chǎn)生一定寬度的矩形脈沖序列，該序列的平均分量與脈沖頻率成正比，即與輸入信號頻率成正比。所以經(jīng)過低通濾波器輸出的平均分量的變化反映了輸入信號頻率的變化，這樣就把碼元“1”與“0”在幅度上區(qū)分開來，恢復(fù)出數(shù)字基帶信號。4、 Quartus介紹 Quartus II design 是最高級和復(fù)雜的，用于system-on-a-programmable-chip (SOP

11、C)的設(shè)計環(huán)境。Quartus II design 提供完善的 timing closure 和 LogicLock 基于塊的設(shè)計流程。Quartus II design是唯一一個包括以timing closure 和 基于塊的設(shè)計流為基本特征的programmable logic device (PLD)的軟件。Quartus II 設(shè)計軟件改進了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開發(fā)的統(tǒng)一工作流程。 Quartus II可以在Windows、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外

12、，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。 此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺

13、。 Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口。5、 Qu

14、artus實操介紹 在Quartus II 中，用戶的每個獨立設(shè)計都對應(yīng)一個工程項目，每個工程項目可包含一個或多個設(shè)計文件。其中一個是頂層文件，編譯器是對項目中的頂層文件進行編譯的，項目同時還管理編譯過程中產(chǎn)生的各種中間文件，這些中間文件的文件名相同，但后綴名不同。為了便于管理，對于每個新的項目應(yīng)該建立一個單獨的子目錄。指定項目名稱的步驟如下： 圖4 創(chuàng)建工程 圖5 創(chuàng)建文件 打開Quartus II，在File 菜單中選擇New Project Wizard 項，將出現(xiàn)工程項目建立向?qū)υ捒?。點擊“Next”，進入到如圖5所示的工程項目命名對話框，在最上面的文本輸入框中輸入為該項目所建的目錄

15、名，在中間的文本輸入框中輸入項目名稱，本次課設(shè)為“FskMod”，在最下面的文本輸入框中輸入最頂層模塊的名稱。 圖6 設(shè)計文件選擇 圖7 器件選擇 點擊“Next”,進入到如圖6所示的設(shè)計文件選擇對話框，由于在本例中還沒有任何設(shè)計文件，所以不選擇任何文件。點擊“Next”，進入到如圖7所示的器件選擇對話框，在“Family”下拉菜單中選擇需要的器件Cyclone III。package選擇PQFP，然后選擇EP3C40Q240C8器件。 圖8 EDA工具選項 圖9 信息欄 點擊“Next”進入到如圖8所示的第三方EDA 工具選擇對話框，在這個界面可以選擇第三方的綜合工具、仿真工具和時延分析工具

16、。由于在本例中綜合、仿真和時延分析都采用Quartus II 內(nèi)置的工具，所以在這個頁面不作任何選擇。點擊“Finish”完成工程項目建立過程，回到主界面窗口，主窗口分為幾個部分，除了菜單和工具條以外，左上有項目導(dǎo)航(Project Navigator)欄，此時在該欄能看到頂層模塊的名稱；左中是處理進度欄，用于顯示項目處理的進度；下方是信息欄，用于顯示項目處理過程中產(chǎn)生的各項信息。點擊“file”中的“New”選項，如圖9所示。六、程序仿真結(jié)果1）2FSK信號的調(diào)制 圖10 程序運行圖輸入2fsk調(diào)制程序代碼，編程語言采用VHdl語言。完成后點擊圖中的運行按鍵，觀察圖中左側(cè)的“task”任務(wù)框

17、可以發(fā)現(xiàn)程序代碼的運行生成的報告及程序錯誤報告。 圖11 程序運行報告 圖12 調(diào)制輸入波形 用quartus軟件波形仿真時是要給定輸入信號的，CLK為輸入時鐘信號，為此次的激勵信號；start信號為控制調(diào)制工作的使能開關(guān)；x是需要調(diào)制的信號。 圖13 調(diào)制輸出波形 輸入波形完后點擊波形仿真按鍵，結(jié)果如圖所示。y是調(diào)制的輸出結(jié)果，f1為clk分頻得到的載波，f2為clk分頻得到的載波，q1是控制f1的頻率，q2是控制f2的頻率。2）2FSK信號的解調(diào) 圖14 程序運行圖 輸入2fsk解調(diào)程序代碼點擊圖中的運行按鍵，觀察圖中左側(cè)的“task”任務(wù)框可以發(fā)現(xiàn)程序代碼的運行生成的報告及程序錯誤報告。

18、 圖15 程序運行報告可以觀察到新建工程時的選擇。 圖16 解調(diào)輸入波形根據(jù)已調(diào)信號給定輸入波形，此例中給定調(diào)制信號為x，clk為時鐘信號，start為控制解調(diào)器工作的開關(guān)，高電平表示進行2fsk解調(diào)。 圖17 解調(diào)輸出波形 輸入波形完后點擊波形仿真按鍵，結(jié)果如圖所以，當q=11時，m清零。在q=10時，根據(jù)m的大小，對輸出基帶信號y的電平進行判決。當q為其他值時，計數(shù)器m計下xx的脈沖數(shù)。輸出解調(diào)信號y滯后輸入信號x為10個clk。此時就完成了2Fsk的調(diào)制。7、 總結(jié) 課程設(shè)計是培養(yǎng)學生綜合運用所學知識,發(fā)現(xiàn),提出,分析和解決實際問題,鍛煉實踐能力的重要環(huán)節(jié),是對學生實際工作能力的具體訓練

19、和考察過程.隨著科學技術(shù)發(fā)展的日新日異，單片機已經(jīng)成為當今計算機應(yīng)用中空前活躍的領(lǐng)域， 在生活中可以說得是無處不在。因此作為二十一世紀的大學來說掌握單片機的開發(fā)技術(shù)是十分重要的。   回顧起此次課程設(shè)計，至今我仍感慨頗多，從理論到實踐，在整整兩星期的日子里，可以說得是苦多于甜，但是可以學到很多很多的的東西，同時不僅可以鞏固了以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際

20、動手能力和獨立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以所學過的知識理解得不夠深刻，掌握得不夠牢固。 這次課程設(shè)計歷時兩個星期多左右，通過這兩個星期的學習，發(fā)現(xiàn)了自己的很多不足，自己知識的很多漏洞，看到了自己的實踐經(jīng)驗還是比較缺乏，理論聯(lián)系實際的能力還急需提高。這次的課程設(shè)計也讓我看到了團隊的力量，我認為我們的工作是一個團隊的工作，團隊需要個人，個人也離不開團隊，必須發(fā)揚團結(jié)協(xié)作的精神。剛開始的時候，大家就分配好了各自的任務(wù)，大家有的繪制原理圖，進行仿真實驗，有的積極查詢相關(guān)資料，

21、并且經(jīng)常聚在一起討論各個方案的可行性。在課程設(shè)計中只有一個人知道原理是遠遠不夠的，必須讓每個人都知道，否則一個人的錯誤，就有可能導(dǎo)致整個工作失敗。團結(jié)協(xié)作是我們成功的一項非常重要的保證。而這次設(shè)計也正好鍛煉我們這一點，這也是非常寶貴的。      附錄1）2FSK信號的調(diào)制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FSK_MOD ISport(clk:in st

22、d_logic;start:in std_logic;x:in std_logic;y:out std_logic);end FSK_MOD;architecture bhv of FSK_MOD issignal q1:integer range 0to11;signal q2:integer range 0to3;signal f1,f2:std_logic;beginprocess(clk)beginif clk'event and clk='1'then if start='0'then q1<=0;elsif q1<=5 then

23、f1<='1'q1<=q1+1;elsif q1=11then f1<='0'q1<=0;else f1<='0'q1<=q1+1;end if;end if;end process;process(clk)beginif clk'event and clk='1'then if start='0'then q2<=0;elsif q2<=0 then f2<='1'q2<=q2+1;elsif q2=1then f2<='0'q2<=0;else f2<='0'q2<=q2+1;end if;end if;end process;process(clk,x)beginif clk'event and clk='