TLC5620實驗報告

1、實 驗 報 告實驗名稱： TLC5620串行D/A實驗姓 名： 學 號：指導(dǎo)教師： 實驗時間： 2013年6月15日 信息與通信工程學院TLC5620串行D/A實驗1 實驗要求TLC5620是4通道8位的串行D/A轉(zhuǎn)換器。任務(wù)1：觀察已給程序的實驗現(xiàn)象，并結(jié)合實驗結(jié)果理解原程序語句的含義，體會基本句話，模塊的用法。在掌握整個程序工作的原理后，修改程序，使其實現(xiàn)單通道的DA轉(zhuǎn)換：在按下通道的按鍵之后，用數(shù)碼管顯示輸入的數(shù)字量；停止按鍵，數(shù)碼管計數(shù)停止，繼續(xù)按鍵則繼續(xù)計數(shù)。按下復(fù)位鍵，則系統(tǒng)清零，數(shù)碼管顯示0值。將轉(zhuǎn)換后的模擬電壓加到LED兩端，觀察LED亮度變化是否符合理論規(guī)律。任務(wù)2：在任務(wù)1

2、的基礎(chǔ)上，進一步體會程序的編寫思想，將頂層圖形文件修改成一個用語言描述的模塊，實現(xiàn)原程序所要求的各項功能：通過4個按鍵選擇不同通道，每個通道的數(shù)字量輸入都可以在數(shù)碼管上進行顯示。松開按鍵，則計數(shù)顯示保持前一狀態(tài)，按下按鍵繼續(xù)計數(shù)。設(shè)置復(fù)位鍵，按下復(fù)位鍵，系統(tǒng)清零。每個通道對應(yīng)的模擬電壓通過LED的亮度顯示。通過硬件實現(xiàn)，觀察實驗結(jié)果。2 實驗原理2.1 TLC5620基本原理TLC5620封裝如實驗圖1所示，是一個4通道8位的串行數(shù)模（D/A）轉(zhuǎn)換器，其最大轉(zhuǎn)換速度可達1MBps。其管腳REFAREFD為四個通道的參考電壓，實驗平臺的參考電壓均為2.5V；DACADACD為4路四個模擬信號輸出

3、通道；DATA為串行數(shù)據(jù)輸入；CLK為DAC串行數(shù)據(jù)輸入時鐘，其下降沿鎖存輸入數(shù)據(jù)DATA；LOAD為串行數(shù)據(jù)鎖存信號，低電平鎖存。LDAC為DAC輸出更新控制信號，當LDAC為低電平時，則把鎖存在鎖存器的數(shù)據(jù)送到DAC并轉(zhuǎn)換為模擬信號，在相應(yīng)的通道進行輸出，故可以始終把LDAC信號置為低電平，也就是說加載信號一旦產(chǎn)生，數(shù)據(jù)立刻轉(zhuǎn)換輸出。表1為TLC5620各引腳功能介紹。圖1 TLC5620封裝示意圖表1 TLC5620引腳功能引腳輸入/輸出功能描述名稱序號GND1I地回路及參考終端DACA12ODAC A模擬信號輸出DACB11ODAC B模擬信號輸出DACC10ODAC C模擬信號輸出D

4、ACD9ODAC D模擬信號輸出DATA6I串行數(shù)字數(shù)據(jù)輸入接口，在CLK下降沿時將輸入的數(shù)字量轉(zhuǎn)發(fā)到串行接口寄存器里CLK7I串行接口時鐘，用于控制串行數(shù)據(jù)的輸入LDAC13I加載DAC。當引腳出現(xiàn)高電平時，即使有數(shù)字量被讀入串行口也不會對DAC的輸出進行更新。只有當引腳從高電平變?yōu)榈碗娖綍r，DAC輸出才更新。LOAD8I串口加載控制。當LDAC是低電平，并且LOAD引腳出現(xiàn)下降沿時數(shù)字量被保存到鎖存器，隨后輸出端產(chǎn)生模擬電壓。REFA2I輸入到DAC A的參考電壓。這個電壓定義了輸出模擬量的范圍。REFB3I輸入到DAC B的參考電壓。這個電壓定義了輸出模擬量的范圍。REFC4I輸入到DA

5、C C的參考電壓。這個電壓定義了輸出模擬量的范圍。REFD5I輸入到DAC D的參考電壓。這個電壓定義了輸出模擬量的范圍。VDD14I輸入電源正極因為TLC5620為四通道的數(shù)模轉(zhuǎn)換器，只有一個DATA數(shù)據(jù)輸入端，所以傳送的數(shù)據(jù)中要包含通道的信息，以便DAC能識別出該數(shù)據(jù)屬于哪個通道，轉(zhuǎn)換完成后的模擬信號輸出到相應(yīng)的通道中。TLC5620傳輸?shù)囊粠瑪?shù)據(jù)位11位，先傳送高位，最后傳送低位，幀格式如表2所示。表2 TLC5620的數(shù)據(jù)結(jié)構(gòu)D10D9D8D7D6D5D4D3D2D1D0通道選擇輸出模式RNG8位數(shù)據(jù)D7D0 D10、D9為通道選擇位，0011分別選擇DACADACD通道。RNG的數(shù)值

6、為0或者1，為輸出倍數(shù)。TLC5620的輸出電壓為：DAC內(nèi)部有移位寄存器和鎖存器，要在工程中實現(xiàn)在LOAD高電平時把11位數(shù)據(jù)在CLK的下降沿逐位（由高位到低位）發(fā)送到DATA端，發(fā)送完畢后，LOAD置為低電平，指示DAC進行模數(shù)轉(zhuǎn)換。TLC5620的訪問時序圖如圖2所示。圖2 TLC5620訪問時序圖2.2 TLC5620與FPGA連接電路圖圖3 TLC5620與FPGA連接示意圖LOAD的低電平的最小保持時間（LOAD）為250ns，各個和的最小保持時間為50ns。為了盡可能最大利用DAC的轉(zhuǎn)換速度，為此狀態(tài)機選用5000Hz（200ns）左右的輸入時鐘，在LOAD低電平時要等待 12個

7、狀態(tài)機時鐘CLK0.5M。為此采用計數(shù)器判斷等待時間是否滿足條件，該計數(shù)器使用LOAD的高電平為異步復(fù)位信號，低電平時，對CLK0.5M進行計數(shù)，當計數(shù)器計數(shù)值大于12 時，說明LOAD為低電平的時間（LOAD）已滿足，狀態(tài)機可跳轉(zhuǎn)到下一態(tài)。在LOAD高電平時，需要產(chǎn)生11個DAC的CLK，同樣采用計數(shù)器計數(shù)值判斷，該計數(shù)器中，LOAD的低電平為異步復(fù)位信號，LOAD為高電平時對DA_CLK計數(shù)，滿足計數(shù)器的值>11時，說明已經(jīng)送入了11bit的串行數(shù)據(jù)，可以進行置LOAD為低電平，對11bit數(shù)據(jù)鎖存進行數(shù)模轉(zhuǎn)換。2.3 任務(wù)原理2.3.1任務(wù)原理1將給定程序的4通道轉(zhuǎn)換改成單通道的D

8、A轉(zhuǎn)換：修改程序，將四個通道的按鍵修改成一個按鍵，用一個5HZ的時鐘信號進行采樣，并將采樣的數(shù)字信號傳輸給TLC5620，按照其時序要求，對5620初始化，使其將采樣的按鍵的數(shù)字信號按照上述提供的公式轉(zhuǎn)化為模擬信號，并輸出給LED燈，并且隨著按鍵時間延長，數(shù)字輸入的增大，轉(zhuǎn)換為的模擬電壓增大，LED燈的亮度增加。同時，將采樣的數(shù)字信號通過數(shù)碼管顯示。從而完成整個功能。2.3.1任務(wù)原理2將給定的程序模塊合在一個頂層模塊中，不使用圖形文件作為頂層：使用verilog VHDL建立頂層文件，在頂層文件中設(shè)置連線型變量，調(diào)用事先寫好的模塊，用線型變量將兩個模塊需要連接的管腳連接在一起，從而形成一個完

9、整功能的大模塊。2.4 實驗流程圖3 FPGA所用的管腳分配選用FPGA為Altera公司的CycloneII系列EP2C8Q208C8。主時鐘50MHz。管腳分配如下。4 實驗結(jié)果 1、按不同的通道，數(shù)碼管顯示數(shù)字輸入量，數(shù)字變化的頻率和程序模塊中分頻的頻率一致；停止按鍵，則數(shù)字不發(fā)生變化，繼續(xù)按相同通道的按鍵，則數(shù)碼管繼續(xù)計數(shù)；若按下復(fù)位鍵，則數(shù)碼管顯示清零。 2、當數(shù)字輸入顯示超過1500時，可以觀察到轉(zhuǎn)化成模擬量的電壓足以使LED燈發(fā)光，并且輸入數(shù)字量越大，轉(zhuǎn)化成的模擬電壓越高，觀察到的LED發(fā)光越亮。 3、當將程序修改成為只有一個通道的，同樣可以實現(xiàn)顯示，數(shù)字量轉(zhuǎn)化為模擬量的變化。同

10、樣，將程序改為一個總程序時，也可以實現(xiàn)相應(yīng)功能。.5 實驗心得 通過這次實驗，我學到了一個有時序功能的器件如何用verilog語言實現(xiàn)其功能。在閱讀程序、修改程序的過程中我更加熟悉了verilog語言，掌握了基本的編寫程序的技巧和能力。同時我認識到了實際用軟件實現(xiàn)相應(yīng)功能，原理來源于數(shù)字電路的基礎(chǔ)知識，但又區(qū)別與課本上的內(nèi)容。而學習了verilog語言，我意識到，不能從原有的思維方式出發(fā)進行分析和編程，必須建立整體的概念，從輸入輸出的整體功能出發(fā)用程序建立模塊。并通過模塊和模塊的嵌套或者連接實現(xiàn)相應(yīng)功能。還有通過修改程序的聯(lián)系，我體會到了如何結(jié)合實際模塊的時序功能用程序?qū)崿F(xiàn)對器件的控制，比如T

11、LC5620的輸入數(shù)據(jù)結(jié)構(gòu)是11位的2進制數(shù)，但是每位都表達的是不同的信息：910位是通道選擇，8位是輸出參考，剩下的是正真要轉(zhuǎn)化的數(shù)據(jù)。數(shù)據(jù)串行輸入，必須按照一定的時序接受識別才能正確完成轉(zhuǎn)化。為了在課堂上完成這次實驗，課下真的需要下做好充分準備。首先，自己認真提前學習的語言的編程，又在課上聽老師講解重點。課下自己編寫了一些簡單的小程序，以熟悉語言，但是在課上分析5620的整體程序還是有一定困難，在老師的講解下，才慢慢理解。在理解的基礎(chǔ)上修改程序很簡單，但是想要自己獨立編寫這樣一個程序，我想，還需要很長時間的實踐才能得以實現(xiàn)。所以，還有許多需要努力的地方。通過這次實驗，學到了很多東西，體會到

12、了自己實現(xiàn)一個程序功能的小小喜悅，也認識到了自己只是FPGA道路上的新手，還有很多未知的知識需要學習。真正學習的歷程需要在課下多下功夫，希望通過這學期的學習自己能熟練掌握一些編程的技術(shù)，培養(yǎng)良好的思維模式。6 參考文獻 1 王金明. 數(shù)字系統(tǒng)設(shè)計與Verilog HDL第3版、第2版, 電子工業(yè)出版社, 2009、2005. TP271/W24.2 夏宇聞. Verilog數(shù)字系統(tǒng)設(shè)計教程, 北京航空航天大學出版社, 第1、2版, 2008. TP312VH/X31. 3 蔣璇，臧春華. 數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用技術(shù), 電子工業(yè)出版社, TP271/J63.4 侯伯亨，顧新. VHDL硬件描述

13、語言與數(shù)字邏輯電路設(shè)計（修訂版）, 西安電子科技大學出版社. TP312/H490. 5 （美）John 威廉斯著; 李林，陳亦歐，郭志勇譯. Verilog數(shù)字VLSI設(shè)計教程, 電子工業(yè)出版社. 2010.7.6 潘松，黃繼業(yè). EDA技術(shù)實用教程, 科學出版社, 2006. TN702/P18.附錄：實驗程序清單/TASK 1:單通道數(shù)碼管計數(shù)顯示/D/A 5620 運行程序頂層文件：module top(clk,reset,key,tlc5620_clk,tlc5620_data,tlc5620_load,tlc5620_ldac,sel,ky1,ledcom,leddata);inp

14、ut clk;input reset;input key;output tlc5620_clk;output tlc5620_data;output tlc5620_load;output tlc5620_ldac;output2:0 sel;output ky1;output7:0 ledcom;output7:0 leddata;wire a;wire10:0 b;tlc5620(.clk(clk),.rst(reset),.write_n(a),.wr_data(b),.dac_clk(tlc5620_clk),.dac_data(tlc5620_data),.dac_load(tlc5

15、620_load),.dac_ldac(tlc5620_ldac);dac_test(.clk(clk),.rst(reset),.key(key),.wr_n(a),.wr_data(b),.seg_com(ledcom),.seg_data(leddata);assign ky1=0;assign sel2=0;assign sel1=0;assign sel0=1;endmodule/D/A 5620驅(qū)動程序：module tlc5620(clk,rst,write_n,wr_data,dac_clk,dac_data,dac_load,dac_ldac); input clk; inp

16、ut rst; input write_n; input10:0 wr_data; output dac_clk; output dac_data; output dac_load; output dac_ldac; wire dac_done; reg dac_clk_r; reg dac_data_r; reg 5:0 counter; reg 31:0 DCLK_DIV;parameter CLK_FREQ = 'D50_000_000;/系統(tǒng)時鐘50MHZparameter DCLK_FREQ = 'D1_000_000;/AD_CLK輸出時鐘1M/2HZalways

17、(posedge clk) if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ) DCLK_DIV <= DCLK_DIV+1'b1; else begin DCLK_DIV <= 0; dac_clk_r <= dac_clk_r; endalways (posedge dac_clk_r or negedge rst) begin if(!rst) counter <= 0; else if(counter<='d13) counter <= counter + 1'b1; else counter &l

18、t;= 0;endassign dac_load = (counter = 4'd12) ? 1'b0 : 1'b1; assign dac_clk = (counter > 'd0 && counter < 'd12) ? dac_clk_r : 1'b0;assign dac_ldac = (counter = 4'd13) ? 1'b0 : 1'b1; assign dac_done = (counter <= 4'd11) ? 1'b0 : 1'b1;ass

19、ign dac_data = dac_data_r;/*先高位，把11位數(shù)據(jù)傳輸給DAC芯片*/always (counter3:0 or wr_data or dac_done or write_n) begin if(!dac_done && !write_n) case(counter3:0) 4'd1: dac_data_r <= wr_data10; 4'd2: dac_data_r <= wr_data9; 4'd3: dac_data_r <= wr_data8; 4'd4: dac_data_r <= wr

20、_data7; 4'd5: dac_data_r <= wr_data6; 4'd6: dac_data_r <= wr_data5; 4'd7: dac_data_r <= wr_data4; 4'd8: dac_data_r <= wr_data3; 4'd9: dac_data_r <= wr_data2; 4'd10: dac_data_r <= wr_data1; 4'd11: dac_data_r <= wr_data0; default: dac_data_r <= 1'

21、;b1; endcase else dac_data_r <= 1'b1;endendmodule/D/A 5620 測試程序：/* DAC_TLC5620測試模塊 * 按KEY1鍵，通道A的電壓值遞增; * 通道的電壓值顯示于數(shù)碼管. */module dac_test(clk,rst,key,wr_n,wr_data,seg_com,seg_data); input clk; input rst; Input key; output wr_n; output 10:0 wr_data; output 7:0seg_data; output 7:0seg_com;paramet

22、er CLK_FREQ = 'D50_000_000;/系統(tǒng)時鐘50MHZparameter DCLK_FREQ = 'D10;/AD_CLK輸出時鐘10/2HZalways (posedge clk) if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ) DCLK_DIV <= DCLK_DIV+1'b1; else begin DCLK_DIV <= 0; CLK_DIV <= CLK_DIV; end/*高2位為通道選擇，低8位為DA數(shù)據(jù)，第9位 RNG 為1時輸出0到2倍Vref，為0時輸出0到Vref*/assign

23、 wr_data = channel,1'b1,data_code_r;assign wr_n = 1'b0;always (posedge CLK_DIV or negedge rst ) if(!rst) begin key0_r <= 8'h00; data_code_r <= 8'h00; end else case(key) begin channel <= 2'b00; key0_r <= key0_r + 1'b1; data_code_r <= key0_r; end default : begin

24、end endcase/*將各通道的電壓值顯示于數(shù)碼管上，單位mv */always (negedge rst or negedge CLK_DIV )beginif(!rst)begindatain0<=8'b00000000;datain1<=8'b00000000;datain2<=8'b00000000;datain3<=8'b00000000;datain4<=8'b00000000;datain5<=8'b00000000;datain6<=8'b00000000;datain7<

25、;=8'b00000000;end else begin/*電壓值Vo=Vref * (RNG+1) * CODE / 256 */vo_r = data_code_r * 13'd5000/9'd256; datain0<=vo_r%10;datain1<=vo_r/10%10;datain2<=vo_r/100%10;datain3<=vo_r/1000%10; datain4<=vo_r/10000%10; datain5<=vo_r/100000%10; datain6<=vo_r/1000000%10; datain7

26、<=vo_r/10000000%10; endendalways (posedge clk)begincount=count+1;endalways (count14:12)begincase(count14:12)3'b000: begin bcd_led = datain0; seg_com = 8'b00000001; end3'b001: begin bcd_led=datain1; seg_com=8'b00000010; end3'b010: begin bcd_led=datain2; seg_com=8'b00000100;

27、 end3'b011: begin bcd_led=datain3; seg_com=8'b00001000; end3'b100: begin bcd_led=datain4; seg_com=8'b00010000; end3'b101: begin bcd_led=datain5; seg_com=8'b00100000; end3'b110: begin bcd_led=datain6; seg_com=8'b01000000; end3'b111: begin bcd_led=datain7; seg_com=8

28、'b10000000; endendcaseendalways (seg_com or bcd_led)begincase(bcd_led3:0)4'h0:seg_data=8'hc0;4'h1:seg_data=8'hf9;4'h2:seg_data=8'ha4;4'h3:seg_data=8'hb0;4'h4:seg_data=8'h99;4'h5:seg_data=8'h92;4'h6:seg_data=8'h82;4'h7:seg_data=8'hf8

29、;4'h8:seg_data=8'h80;4'h9:seg_data=8'h90;4'ha:seg_data=8'h88;4'hb:seg_data=8'h83;4'hc:seg_data=8'hc6;4'hd:seg_data=8'ha1;4'he:seg_data=8'h86;4'hf:seg_data=8'h8e;endcaseendendmodule/TASK 2: 將兩個模塊合成一個/D/A 5620 運行程序頂層文件：module top(clk,rese

30、t,key,tlc5620_clk,tlc5620_data,tlc5620_load,tlc5620_ldac,sel,ky1,ledcom,leddata);input clk;input reset;input3:0 key;output tlc5620_clk;output tlc5620_data;output tlc5620_load;output tlc5620_ldac;output2:0 sel;output ky1;output7:0 ledcom;output7:0 leddata;wire a;wire10:0 b;tlc5620(.clk(clk),.rst(rese

31、t),.write_n(a),.wr_data(b),.dac_clk(tlc5620_clk),.dac_data(tlc5620_data),.dac_load(tlc5620_load),.dac_ldac(tlc5620_ldac);dac_test(.clk(clk),.rst(reset),.key(key),.wr_n(a),.wr_data(b),.seg_com(ledcom),.seg_data(leddata);assign ky1=0;assign sel2=0;assign sel1=0;assign sel0=1;endmodule/D/A 5620驅(qū)動程序：mod

32、ule tlc5620(clk,rst,write_n,wr_data,dac_clk,dac_data,dac_load,dac_ldac); parameter CLK_FREQ = 'D50_000_000;/系統(tǒng)時鐘50MHZparameter DCLK_FREQ = 'D1_000_000;/AD_CLK輸出時鐘1M/2HZalways (posedge clk) if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ) DCLK_DIV <= DCLK_DIV+1'b1; else begin DCLK_DIV <= 0;

33、dac_clk_r <= dac_clk_r; endalways (posedge dac_clk_r or negedge rst) begin if(!rst) counter <= 0; else if(counter<='d13) counter <= counter + 1'b1; else counter <= 0;endassign dac_load = (counter = 4'd12) ? 1'b0 : 1'b1; assign dac_clk = (counter > 'd0 &&

34、amp; counter < 'd12) ? dac_clk_r : 1'b0;assign dac_ldac = (counter = 4'd13) ? 1'b0 : 1'b1; assign dac_done = (counter <= 4'd11) ? 1'b0 : 1'b1;assign dac_data = dac_data_r;/*先高位，把11位數(shù)據(jù)傳輸給DAC芯片*/always (counter3:0 or wr_data or dac_done or write_n) begin if(!dac_d

35、one && !write_n) case(counter3:0) 4'd1: dac_data_r <= wr_data10; 4'd2: dac_data_r <= wr_data9; 4'd3: dac_data_r <= wr_data8; 4'd4: dac_data_r <= wr_data7; 4'd5: dac_data_r <= wr_data6; 4'd6: dac_data_r <= wr_data5; 4'd7: dac_data_r <= wr_data4

36、; 4'd8: dac_data_r <= wr_data3; 4'd9: dac_data_r <= wr_data2; 4'd10: dac_data_r <= wr_data1; 4'd11: dac_data_r <= wr_data0; default: dac_data_r <= 1'b1; endcase else dac_data_r <= 1'b1;endendmodule /D/A 5620 測試程序：/* DAC_TLC5620測試模塊 * 按KEY1鍵，通道D的電壓值遞增; * 按KEY

37、2鍵，通道C的電壓值遞增; * 按KEY3鍵，通道B的電壓值遞增; * 按KEY4鍵，通道A的電壓值遞增; * 各通道的電壓值顯示于數(shù)碼管. */module dac_test(clk,rst,key,wr_n,wr_data,seg_com,seg_data); reg 7:0 key3_r; reg 31:0 vo_r;parameter CLK_FREQ = 'D50_000_000;/系統(tǒng)時鐘50MHZparameter DCLK_FREQ = 'D10;/AD_CLK輸出時鐘10/2HZalways (posedge clk) if(DCLK_DIV < (CL

38、K_FREQ / DCLK_FREQ) DCLK_DIV <= DCLK_DIV+1'b1; else begin DCLK_DIV <= 0; CLK_DIV <= CLK_DIV; end/*高2位為通道選擇，低8位為DA數(shù)據(jù)，第9位 RNG 為1時輸出0到2倍Vref，為0時輸出0到Vref*/assign wr_data = channel,1'b1,data_code_r;assign wr_n = 1'b0;/*根據(jù)按鍵不同，選擇不同的DA通道，其值遞增*/always (posedge CLK_DIV or negedge rst ) i

39、f(!rst) begin key0_r <= 8'h00; key1_r <= 8'h00; key2_r <= 8'h00; key3_r <= 8'h00; data_code_r <= 8'h00; end else case(key) 4'b1110 : begin /key4 channel <= 2'b00; key0_r <= key0_r + 1'b1; data_code_r <= key0_r; end 4'b1101 : begin /key3 cha

40、nnel <= 2'b01; key1_r <= key1_r + 1'b1; data_code_r <= key1_r; end 4'b1011 : begin /key2 channel <= 2'b10; key2_r <= key2_r + 1'b1; data_code_r <= key2_r; end 4'b0111 : begin /key1 channel <= 2'b11; key3_r <= key3_r + 1'b1; data_code_r <= ke

41、y3_r; end default : begin end endcase/*將各通道的電壓值顯示于數(shù)碼管上，單位mv */always (negedge rst or negedge CLK_DIV )beginif(!rst)begindatain0<=8'b00000000;datain1<=8'b00000000;datain2<=8'b00000000;datain3<=8'b00000000;datain4<=8'b00000000;datain5<=8'b00000000;datain6<=8'b00000000;datain7<=8'b00000000;end el