TPC軟判決譯碼的FPGA實現(xiàn)開題報告

1、畢業(yè)設(shè)計（論文）開題報告題 目：TPC軟判決譯碼的FPGA實現(xiàn)專 業(yè) 通信工程 學(xué) 生 學(xué) 號 班 號 指導(dǎo)教師 日 期 2015年10月28日 1課題背景及研究的目的和意義1.1課題背景通信系統(tǒng)的可靠性問題一直是通信領(lǐng)域中無法回避的問題。由于信息在傳輸過程中存在噪聲與干擾，接收到的信息會出現(xiàn)誤碼。為了解決這個問題，增加通信系統(tǒng)的可靠性，信源產(chǎn)生的信息經(jīng)過信源編碼后首先要經(jīng)過信道編碼使信息具有糾檢錯能力，再通過調(diào)制發(fā)送出去。應(yīng)用信道編碼技術(shù)，可以大大降低誤碼率，以滿足通信的基本要求。通常來講，信道編碼是在信息位中添加一些與信息位具有強相關(guān)性的冗余位，令接收端可以通過這些冗余信息檢驗接收到的信息

2、是否出錯，甚至糾正部分或全部錯誤（即上文所說的糾檢錯能力）。顯然，這個過程是以降低信息傳輸速率為代價換取誤碼率的降低。所以信道編碼研究的目標(biāo)是盡可能提高編碼效率（即用最小的代價換取最大的增益），同時希望編碼的復(fù)雜度盡量減小。這一方面是出于現(xiàn)有實現(xiàn)這些編碼技術(shù)的能力的考慮，另一方面希望信道編碼和解碼所造成的延時盡量小，以適應(yīng)對延時要求苛刻的通信系統(tǒng)。在半多個世紀(jì)的研究中，不斷有高效的信道編碼被發(fā)現(xiàn)。1993年Berrou發(fā)現(xiàn)的Turbo碼不但在抵御加性高斯白噪聲方面性能優(yōu)越,而且具有很強的抗衰落、抗干擾和抗突發(fā)錯誤能力,其糾錯性能接近極限。但是碼交織器延時大,譯碼復(fù)雜度高,不適合并行處理。隨著移

3、動通信傳輸速率的提高，Turbo碼譯碼延時達(dá)不到實時傳輸?shù)囊螅虼撕茈y應(yīng)用于高速通信系統(tǒng)，也限制了其在新一代通信系統(tǒng)中的應(yīng)用。Turbo乘積碼（即TPC碼）在譯碼性能上接近Turbo碼,具有較高的編碼效率，同時Turbo乘積碼譯碼算法復(fù)雜度更低。因此，一般認(rèn)為，TPC碼較Turbo碼有著更為廣泛的應(yīng)用前景。目前，TPC碼已成為IEEE 802.16無線城域網(wǎng)的前向糾錯碼選項?？梢灶A(yù)見未來在移動通信領(lǐng)域和深空通信領(lǐng)域TPC碼必然會被廣泛應(yīng)用。而實現(xiàn)高速可靠的TPC譯碼算法是上述各種應(yīng)用前提。但TPC譯碼算法硬件實現(xiàn)復(fù)雜。從理論到應(yīng)用仍有很長的路要走。FPGA即現(xiàn)場可編程門陣列，有巨大的門電路數(shù)

4、量同時又有優(yōu)秀的可編程能力。尤其適用于各種復(fù)雜算法的硬件實現(xiàn)。是理論算法到可工程應(yīng)用的專用集成電路之間的橋梁。因此研究TPC譯碼算法的FPGA實現(xiàn)是把TPC編碼應(yīng)用到實際工程中不可或缺的一環(huán)。1.2研究的目的和意義TPC硬判決譯碼算法有永久錯誤圖樣，導(dǎo)致糾錯能力下降，無法發(fā)揮TPC碼的優(yōu)越性能。本課題，主要針對這一問題，開展TPC碼的軟判決譯碼算法的研究，利用軟輸入提供的更多信道信息和迭代算法使譯碼性能逼近最大似然算法，大幅度改善TPC譯碼性能。并利用FPGA實現(xiàn)快速可靠的TPC編譯碼算法。這對把TPC編碼應(yīng)用到實際工程中有重大意義。2TPC編碼與譯碼的研究現(xiàn)狀及分析2.1TPC編碼現(xiàn)狀及分析

5、乘積的構(gòu)造方法有Elais在1954年首次提出。與傳統(tǒng)的一維前向糾錯碼不同，TPC碼是由兩個或多個短分組碼構(gòu)成的長分組碼的乘積碼。TPC碼可由下面的方法獲得：首先將信息位排列為k1×k2的陣列，利用參數(shù)為(n1,k1,r1)的線性分組碼C1對陣列的每一行進(jìn)行編碼，在利用參數(shù)為(n2,k2,r2)的線性分組碼C2對陣列的每一列進(jìn)行編碼。由此可由得到n1行n2列的乘積碼C=C1C2，如圖1所示。圖1 TPC編碼乘積碼主要參數(shù)：碼長：n=n1×n2信息位長度：k=k1×k2碼率：R=R1×R2最小漢明距離：dmin=dmin1×dmin2TPC編碼也

6、可以擴(kuò)展到三維及多維?？砂醋哟a種類不同，分為RS乘積碼，BCH乘積碼，奇偶校驗乘積碼及擴(kuò)展?jié)h明乘積碼。由于其在編碼構(gòu)造上具有很強靈活性，它的編碼效率和復(fù)雜度都非常靈活。32.2 TPC譯碼現(xiàn)狀及分析在1993年Turbo碼提出之前TPC譯碼都采用硬判決方式。硬判決是指按照二進(jìn)制符號0和1兩個值來嚴(yán)格判決運算。1.硬判決出譯碼算法硬輸入硬輸出判決流程圖如下：圖2 硬輸入輸出TPC譯碼原理這種判決方法簡單，復(fù)雜度低，但性能并不理想。假設(shè)TPC碼的行列都用（7，4）漢明編碼，則編碼后最小漢明碼距dmin= dmin1×dmin2=3×3=9。理論上可以糾正任意4個錯誤。但如果這四

7、個錯誤其中的兩個出現(xiàn)在同一行或列上（如下圖所示情況）時，用這種譯碼方法錯誤無法糾正。圖3 非迭代硬判決錯誤圖樣硬輸入硬輸出判決也可采用迭代算法，其流程圖如下：圖4 迭代硬判決原理采用迭代算法后，圖3所示錯誤圖樣可用此譯碼算法糾錯，但仍可能存在永久錯誤圖樣（即無論迭代多少次都無法糾正的錯誤圖樣），還以（7,4）漢明碼為例，如下圖所示錯誤圖樣即為永久錯誤圖樣：圖5 迭代硬判決譯碼永久錯誤圖樣2.軟判決譯碼：1993年，Turbo碼提出之后，人們將Chase算法的基礎(chǔ)上提出了線性分組碼的軟輸入軟輸出算法。并將迭代的方式應(yīng)用于乘積碼（即TPC碼）。軟判決是指輸入或輸出的信息可以是實數(shù)也可以是Q電平量化

8、后的數(shù)。在復(fù)雜度上比硬判決更加復(fù)雜，但3dB以上的誤碼率性能改善令軟判決譯碼算法更具優(yōu)勢。軟判決譯碼算法較多。比較常見的算法是ChaseII算法。ChaseII算法的原理如下。假設(shè)在二元信道中發(fā)送碼C=(c1,c2,cn)，經(jīng)過加性高斯白噪聲信道后接受的碼字R=(r1,r2,rn)可以表示為R=C+N。N是標(biāo)準(zhǔn)差為的高斯白噪聲。顯然，當(dāng)信噪比比較高是，產(chǎn)生的碼字以極高的概率落于以Y為中心（-1）為半徑的球內(nèi)的點中。其中Y是接收信號的初步硬判決值。因此，比較球內(nèi)所有點與R的歐氏距離，距離最小的碼就是最有可能正確的發(fā)送碼字。3研究內(nèi)容及擬解決的關(guān)鍵問題3.1研究內(nèi)容此課題要用ChaseII算法硬件

9、實現(xiàn)TPC軟判決譯碼算。具體工作可大致分為3個部分：（1） 理論算法分析：著重研究ChaseII算法和最大似然譯碼算法的性能上的差異。探究如何讓ChaseII算法在保證復(fù)雜度要求的情況下，使其性能盡可能逼近最大似然譯碼。（2） MATLAB仿真研究用MATLAB仿真硬件實現(xiàn)的具體流程。主要包含TPC子碼譯碼器（BCH和RS碼譯碼器）的仿真，外信息生成算法仿真，ChaseII算法迭代流程的仿真和交織解交織仿真。（3） FPGA硬件實現(xiàn)包括各部分硬件選擇，硬件調(diào)試，接口確定，和譯碼算法的硬件描述語言編寫、編譯、運行，實際調(diào)試，性能測試等。3.2擬解決的關(guān)鍵問題利用ChaseII算法硬件實現(xiàn)TPC軟

10、判決譯碼。使判決結(jié)果盡可能接近最大似然譯碼結(jié)果。當(dāng)錯誤數(shù)量小于TPC碼糾錯能力時可將錯誤糾正，還原發(fā)送信息。4. 擬采取的研究方法和技術(shù)路線、進(jìn)度安排、預(yù)期達(dá)到的目標(biāo)4.1擬采取的研究方法和技術(shù)路線用理論和仿真指導(dǎo)譯碼算法的硬件實現(xiàn)。首先理論計算CHASE算法不同條件下的性能和復(fù)雜度。然后用MATLAB仿真驗證理論是否正確可行。最后敲定所需的FPGA芯片，及需要的外圍配套器件，并用硬件開發(fā)語言編寫之前的算法，完成算法的硬件實現(xiàn)。整體流程圖如下：Chase算法理論分析MATLAB仿真FPGA型號及周邊電路的確定頂層實體功能的確定及劃分各功能模塊FPGA硬件實現(xiàn)各模塊程序的編寫及調(diào)試綜合調(diào)試其中M

11、ATLAB仿真具體流程如下：具體流程如下：（1）硬判決，將接受數(shù)據(jù)r進(jìn)行硬判決解調(diào)得到C0；（2）確定最低置信度位置，將接收數(shù)據(jù)取絕對值，搜索n個接收符號，獲得P個具有最小置信度的位置P1至Pp；（3）建立測試碼字集合，以硬判決碼字C0為中心，遍歷P個最不可靠位置上所有0、1組合，生成2個測試碼字并組成測試集合TSet；（4）對測試集合TSet硬判決譯碼構(gòu)成有效碼字集合DSet。（5）使用DSet中與r歐式距離最小的碼字作為最優(yōu)譯碼D。（6）找到D的第i位競爭碼字C，并計算外信息量。（7）將外信息量與D相加，最為下一次迭代軟輸入信息重復(fù)上述過程。TPC譯碼器基本單元結(jié)構(gòu)如下圖所示：TPC譯碼器

12、的基本單元結(jié)構(gòu)MATLAB仿真simulink原理圖如下：仿真原理圖4.2進(jìn)度安排預(yù)計畢業(yè)設(shè)計共分三個階段：第一階段：2015年11月至2015年12月。研究TPC各種字碼譯碼算法，及ChaseII算法的性能研究。第二階段： 2015年12月至2016年1月。MATLAB仿真軟判決譯碼算法的整體流程。具體包括子碼譯碼器，交織器，迭代算法仿真，外生成信息算法仿真。第三階段： 2016年1月至2016年5月。硬件編程，調(diào)試及測試。4.3預(yù)期達(dá)到的目標(biāo)硬件實現(xiàn)TPC軟判決譯碼，并且在保證性能的情況下盡可能提高運算效率，減小譯碼時延。5課題已具備和所需的條件所在課題組已經(jīng)完成TPC硬判決譯碼的硬件實現(xiàn)

13、，有研究基礎(chǔ)。哈工大，南理工，北理工的碩士都有做過類似方向的研究，有參考價值。課題需FPGA芯片及配套硬件、軟件。6研究過程中可能遇到的困難和問題，解決的措施本課題最大難點在于硬件實現(xiàn)。FPGA不支持浮點數(shù)運算，而軟輸入軟輸出譯碼算法存在大量小數(shù)運算。這會帶來量化誤差。誤差有可能積累到不能容忍的程度。這個問題至少有三種解決方案：1） 增加量化精度；2） 自定義浮點數(shù)除法模塊；3） 在判決之前以分?jǐn)?shù)方式存儲小數(shù)以保證精度。同時，算法要緩存大量數(shù)據(jù)，如果將數(shù)據(jù)全部緩存在FPGA內(nèi)部會大量消耗FPGA門電路資源，甚至令編譯無法通過。解決方案：用Flash做外部存儲器，將大量數(shù)據(jù)存儲在外部存儲器中。另

14、外，迭代過程列譯碼器的輸入時行譯碼器的輸出，這樣列譯碼器就必須在行譯碼器工作完成之后工作。譯碼速度下降。無法實現(xiàn)快速譯碼。解決方案：采取并行譯碼方式，將上一次迭代的行譯碼器輸出作為此次列譯碼器的輸入，兩個譯碼器同時工作，極大節(jié)省譯碼時間。參考文獻(xiàn)1Berrou, C, Glavieux, A. Near optimum error correcting coding and decoding:turbo-codesJ. IEEE Transactions on Communications, ISSN 0090-6778, 1996, 44(10): 1261-12712Anonymous. Option N V; Option Adds Unlimited Connection to Telenor's Mobile Broadband ServiceJ. Computers, Networks & Com