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1、EDA課程設(shè)計(jì)報(bào)告 課程:EDA技術(shù)實(shí)用教程 學(xué)院:電子與信息工程學(xué)院 班級(jí): 姓名: 學(xué)號(hào): 教師: 完成日期:2013.01.02 目錄實(shí)驗(yàn)一、3-8譯碼器的仿真5實(shí)驗(yàn)二、2選一多路選擇器8實(shí)驗(yàn)三、十進(jìn)制計(jì)數(shù)器10實(shí)驗(yàn)四、四選一多路選擇器14實(shí)驗(yàn)五、ADC0809采樣狀態(tài)機(jī)20實(shí)驗(yàn)六、11010011序列檢測(cè)23實(shí)驗(yàn)七、兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器25實(shí)驗(yàn)八、全加器27實(shí)驗(yàn)九、LPM_COUNTER計(jì)數(shù)模塊29實(shí)驗(yàn)十、LPM_COUNTER計(jì)數(shù)模塊例化31實(shí)驗(yàn)十一、LPM隨機(jī)存儲(chǔ)器的設(shè)置和調(diào)用33實(shí)驗(yàn)十二、LPM_ROM的定制和使36實(shí)驗(yàn)十三、FIFO定制38實(shí)驗(yàn)十四、LPM嵌入式鎖相環(huán)
2、調(diào)用39實(shí)驗(yàn)十五、NCO核數(shù)控振蕩器使用方法40實(shí)驗(yàn)十六、使用 IP CORE設(shè)計(jì)FIR濾波器42實(shí)驗(yàn)十七、數(shù)字時(shí)鐘43實(shí)驗(yàn)十八、交通燈47實(shí)驗(yàn)一、3-8譯碼器的仿真一:實(shí)驗(yàn)名稱:3-8譯碼器仿真二:實(shí)驗(yàn)要求:熟悉對(duì)max+plus10.0的使用,并且能簡(jiǎn)單的使用進(jìn)行3-8譯碼器的仿真和論證。三:實(shí)驗(yàn)步驟:1:使用max+plus10.0軟件,設(shè)計(jì)3-8譯碼器的實(shí)驗(yàn)原理圖如下所示:圖1 實(shí)驗(yàn)原理圖2:波形的仿真與分析啟動(dòng)max+plus10.0Waveform editor菜單,進(jìn)入波形編輯窗口,選擇欲仿真的所有IO管腳。如下圖所示:圖2 波形編輯為輸入端口添加激勵(lì)波形,使用時(shí)鐘信號(hào)。選擇初始
3、電平為“0”,時(shí)鐘周期倍數(shù)為“1”。添加完后,波形圖如下所示:圖3 添加激勵(lì)后的波形打開(kāi)max+plus10.0Simulator菜單,確定仿真時(shí)間,單擊Start開(kāi)始仿真,如下圖所示:圖4 仿真過(guò)程圖5 仿真結(jié)果四:實(shí)驗(yàn)結(jié)論:使用max+plus10.0能很好的完成很多電路的仿真與工作。實(shí)驗(yàn)二、2選一多路選擇器一、原理圖設(shè)計(jì)輸入法圖一 2選1多路選擇器結(jié)構(gòu)體 圖二 電路編譯結(jié)果圖三 波形仿真由波形圖可知:當(dāng)a、b兩個(gè)輸入口分別輸入不同頻率信號(hào)時(shí),針對(duì)選通控制端s上所加的不同電平,輸出端y將有對(duì)應(yīng)不同信號(hào)輸出。例如當(dāng)s為低電平時(shí),y口輸出了來(lái)自a端的較高頻率的時(shí)鐘信號(hào);反之,即當(dāng)s為高電平時(shí),
4、y口輸出了來(lái)自b端的較低頻率的時(shí)鐘信號(hào)。二、文本設(shè)計(jì)輸入(VHDL)法圖四 2選1多路選擇器(VHDL)圖五 2選1多路選擇器(VHDL)波形圖圖六 2選1多路選擇器(VHDL)引腳分布圖實(shí)驗(yàn)三、十進(jìn)制計(jì)數(shù)器一、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity CNT10 isport (CLK,RST,EN,LOAD: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOwNTO 0); DOUT: out std_logic_vect
5、or(3 DOWNTO 0); COUT: OUT STD_LOGIC);ENd entity CNT10;ARCHITECTURE behav of CNT10 ISBEGINPROCESS (CLK,RST,EN,LOAD)variable Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST='0' THEN Q:= (OTHERS=>'0');ELSIF CLK 'EVENT AND CLK ='1' THENIF EN='1' THENIF (LOAD ='0
6、9;) THEN Q:=DATA; ELSEIF Q<9 THEN Q:=Q+1;ELSE Q:=(OTHERS=>'0');END IF;END IF;END IF;END IF;IF Q="1001" THEN COUT<='1'else COUT<='0' END IF;DOUT <=Q;END PROCESS;END behav;它是一個(gè)帶有異步復(fù)位和同步加載功能的十進(jìn)制加法計(jì)數(shù)器。 二、編譯報(bào)告Compilation Report _flow sumamy Simulation Repo
7、et_simutlaion waveform由圖可知,(1)當(dāng)計(jì)數(shù)使能EN為高電平時(shí)允許計(jì)數(shù);RST低電平時(shí)計(jì)數(shù)器被清零。(2)由于LOAD是同步加載控制信號(hào),其第一個(gè)負(fù)脈沖恰好在CLK的上升沿處,故將5加載于計(jì)數(shù)到9,出現(xiàn)了第一個(gè)進(jìn)位脈沖。由于LOAD第二個(gè)負(fù)脈沖未在CLK上升沿處,故沒(méi)有發(fā)生加載操作,而第3、4個(gè)負(fù)脈沖都出現(xiàn)了加載操作;(3)當(dāng)計(jì)數(shù)器每次計(jì)到9時(shí),輸出為高電平,而且計(jì)數(shù)器又從0開(kāi)始重新計(jì)數(shù)三、RTL圖實(shí)驗(yàn)四、四選一多路選擇器一、用IF_THEN語(yǔ)句實(shí)現(xiàn)4選1多路選擇器圖一 用IF_THEN語(yǔ)句實(shí)現(xiàn)4選1多路選擇器文本設(shè)計(jì)輸入圖二 程序運(yùn)行編譯結(jié)果圖三 四選一多路選擇器的電路
8、仿真波形圖由上圖可知: 當(dāng)sel=11時(shí),y=intput3;當(dāng)sel=10時(shí),y=intput2;當(dāng)sel=01時(shí),y=intput1;當(dāng)sel=00時(shí),y=intput0;實(shí)現(xiàn)了四選一功能。 圖四4選1多路選擇器RTL電路圖圖五 4選1多路選擇器Symbol二、用CASE語(yǔ)句實(shí)現(xiàn)4選1多路選擇器圖六 用CASE語(yǔ)句實(shí)現(xiàn)4選1多路選擇器文本設(shè)計(jì)輸入圖七 程序運(yùn)行編譯結(jié)果圖八 四選一多路選擇器的電路仿真波形圖由上圖可知(s<=s1&s2): 當(dāng)s=00時(shí),z=a;當(dāng)s=01時(shí),z=b;當(dāng)s=10時(shí),z=c;當(dāng)s=11時(shí),z=d;實(shí)現(xiàn)了四選一功能。圖九 4選1多路選擇器RTL電路圖
9、圖十 4選1多路選擇器Symbol三、用WHEN_ELSE語(yǔ)句實(shí)現(xiàn)4選1多路選擇器圖十一 用WHEN_ELSE語(yǔ)句實(shí)現(xiàn)4選1多路選擇器文本設(shè)計(jì)輸入圖十二 四選一多路選擇器的電路仿真波形圖由上圖可知(sel<=b & a): 當(dāng)sel=00時(shí),q=i0;當(dāng)sel=01時(shí),q=i1;當(dāng)sel=10時(shí),q=i2;當(dāng)sel=11時(shí),q=i3;實(shí)現(xiàn)了四選一功能。圖十三 4選1多路選擇器RTL電路圖實(shí)驗(yàn)五、ADC0809采樣狀態(tài)機(jī)一、文本設(shè)計(jì)輸入(VHDL)法圖一 ADC0809采樣狀態(tài)機(jī)文本設(shè)計(jì)輸入圖二 程序運(yùn)行編譯結(jié)果二、RTL電路圖圖三 ADC0809采樣狀態(tài)機(jī)RTL電路圖三、ADC0
10、809采樣狀態(tài)圖圖四 ADC0809采樣狀態(tài)圖四、ADC0809采樣狀態(tài)機(jī)工作時(shí)序圖五 ADC0809采樣狀態(tài)機(jī)工作時(shí)序圖上圖顯示了一個(gè)完整的采樣周期。復(fù)位信號(hào)后進(jìn)入狀態(tài)s0;第二個(gè)時(shí)鐘上升沿后,狀態(tài)機(jī)進(jìn)入狀態(tài)s1,由start、ale發(fā)出采樣和地址選通的控制信號(hào)。而后,eoc由高電平變?yōu)榈碗娖?,ADC0809的8位數(shù)據(jù)輸出端呈現(xiàn)高阻狀態(tài)“ZZ”。在狀態(tài)s2,等待了clk的數(shù)個(gè)時(shí)鐘周期之后,eoc變?yōu)楦唠娖?,表示轉(zhuǎn)換結(jié)束;進(jìn)入狀態(tài)s3,在此狀態(tài)的輸出允許oe被被設(shè)置成高電平。此時(shí)ADC0809的數(shù)據(jù)輸出端d7. 0即輸出已經(jīng)轉(zhuǎn)換好的數(shù)據(jù)5EH。在狀態(tài)s4,lock_t發(fā)出一個(gè)脈沖,其上升沿立即
11、將d端口的5E鎖入q和regl中。圖六 ADC0809采樣狀態(tài)機(jī)Symbol實(shí)驗(yàn)六、11010011序列檢測(cè)一、文本設(shè)計(jì)輸入(VHDL)法圖一 序列檢測(cè)器文本設(shè)計(jì)輸入圖二 程序運(yùn)行編譯結(jié)果二、序列檢測(cè)器RTL電路圖圖三 序列檢測(cè)器RTL電路圖三、序列檢測(cè)器狀態(tài)圖圖四 序列檢測(cè)器狀態(tài)圖四、序列檢測(cè)器時(shí)序仿真波形圖五 序列檢測(cè)器時(shí)序仿真波形由上圖可知,當(dāng)有正確序列進(jìn)入時(shí),到了狀態(tài)8時(shí),輸出序列正確標(biāo)志SOUT=1。而當(dāng)下一位數(shù)據(jù)為零時(shí),即DIN=0,進(jìn)入狀態(tài)四s3(這時(shí)測(cè)出的數(shù)據(jù)110恰好與原序列數(shù)的頭三位相同)。圖六 序列檢測(cè)器Symbol實(shí)驗(yàn)七、兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器一、文本設(shè)計(jì)輸入(
12、VHDL)法圖一 兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器文本設(shè)計(jì)輸入圖二 程序運(yùn)行編譯結(jié)果圖三 仿真波形由波形可知,在CLK的第4個(gè)上升沿后才得到第一個(gè)計(jì)算數(shù)據(jù),之前都是0。第4個(gè)上升沿后得到的結(jié)果為s=0×0+23×15=345;第5個(gè)上升沿后得到結(jié)果為s=23×15+11×22=587;第6個(gè)上升沿后得到結(jié)果為s=11×22+33×45=1727;第7個(gè)上升沿后得到結(jié)果為s=33×45+16×21=1821;第8個(gè)上升沿后得到結(jié)果為s=16×21+16×5=416;第9個(gè)上升沿后得到結(jié)果為s=16&
13、#215;5+11×21=311;二、兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器Symbol圖四 兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器Symbol三、兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器RTL電路圖 圖五兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器RTL電路圖實(shí)驗(yàn)八、全加器一、文本設(shè)計(jì)輸入(VHDL)法圖一 全加器文本設(shè)計(jì)輸入圖二 仿真結(jié)果圖三 全加器波形仿真圖全加器真值表如下:AINBINCINCOUNTSUM0000000101010010111010001101101101011111對(duì)比真值表和仿真波形,加數(shù)AIN,BIN和進(jìn)位CIN共有8總情況,和SUM和進(jìn)位COUNT共有4總情況,波形和真值表一致圖四 全加器
14、波實(shí)體模塊圖五 全加器F_adder電路圖實(shí)驗(yàn)九、LPM_COUNTER計(jì)數(shù)模塊一、文本設(shè)計(jì)輸入(VHDL)法圖一 LPM_COUNTER計(jì)數(shù)模塊文本設(shè)計(jì)輸入圖二 程序運(yùn)行編譯結(jié)果圖三 LPM_COUNTER計(jì)數(shù)模塊 圖四 LPM_COUNTER計(jì)數(shù)模塊Symbol二、LPM_COUNTER計(jì)數(shù)模塊RTL電路圖圖五 LPM_COUNTER計(jì)數(shù)模塊RTL電路圖實(shí)驗(yàn)十、LPM_COUNTER計(jì)數(shù)模塊例化一、文本設(shè)計(jì)輸入(VHDL)法圖一 LPM_COUNTER計(jì)數(shù)模塊例化文本設(shè)計(jì)輸入圖二程序運(yùn)行編譯結(jié)果二、圖三 仿真波形由仿真波形圖可知:在第2個(gè)SLD加載信號(hào)在沒(méi)有CLK上升沿處發(fā)生時(shí),無(wú)法進(jìn)行加
15、載,顯然SLD是同步的。從波形中可以了解此計(jì)數(shù)器模塊的功能和性能。圖五 CNT4BIT計(jì)數(shù)模塊Symbol圖四 CNT4BIT原理圖輸入設(shè)計(jì)二、CNT4BIT計(jì)數(shù)模塊RTL電路圖 圖六 CNT4BIT計(jì)數(shù)模塊RTL電路圖實(shí)驗(yàn)十一、LPM隨機(jī)存儲(chǔ)器的設(shè)置和調(diào)用一、建立MIF格式文件圖一 MIF文件編輯窗圖二 利用康芯MIF生成MIF正弦波數(shù)據(jù)文件二、對(duì)LPM_RAM仿真測(cè)試圖三 在原理圖編輯器上連接好的RAM模塊圖四 RAM仿真波形三、利用用戶自定義數(shù)據(jù)類型語(yǔ)句來(lái)實(shí)現(xiàn)存儲(chǔ)器描述圖五 存儲(chǔ)器VHDL程序圖六 仿真結(jié)果圖七 波形仿真結(jié)果圖八 存儲(chǔ)器RTL電路圖圖九 存儲(chǔ)器Symbol實(shí)驗(yàn)十二、LPM
16、_ROM的定制和使一、正弦信號(hào)發(fā)生器源程序圖一 正弦信號(hào)發(fā)生器源程序圖二 仿真結(jié)果圖三 LPM_ROM仿真測(cè)試圖四 正弦信號(hào)發(fā)生器RTL電路圖圖五 正弦信號(hào)發(fā)生器仿真波形由波形可見(jiàn),隨著每一個(gè)時(shí)鐘上升沿的到來(lái),輸出端口將正弦波數(shù)據(jù)依次輸出,輸出的數(shù)據(jù)與加載數(shù)據(jù)相符。圖六 正弦信號(hào)發(fā)生器Symbol實(shí)驗(yàn)十三、FIFO定制一、FIFO電路原理圖圖一 FIFO電路原理圖此FIFO的數(shù)據(jù)位寬為8,深度為256。其中data7.0為數(shù)據(jù)輸入口;q7.0為數(shù)據(jù)輸出口;wrreq和rderq分別為數(shù)據(jù)寫(xiě)入和讀出請(qǐng)求信號(hào),高電平有效;aclr為異步清零;full為存儲(chǔ)數(shù)據(jù)溢出指示信號(hào);empty為FIFO空指
17、示信號(hào);usedw7.0為當(dāng)前已使用地址數(shù)指示;選擇了速度優(yōu)化方式。圖二 FIFO的仿真波形從波形中可以看出,當(dāng)寫(xiě)入請(qǐng)求wrreq為高電平時(shí),在clock的每一個(gè)上升沿將data上的數(shù)據(jù)寫(xiě)入FIFO中;而在wrreq為低電平和讀出請(qǐng)求rdreq為高電平時(shí),clock的每一個(gè)上升沿,按照先進(jìn)先出的順序?qū)IFO中存入的數(shù)據(jù)讀出,在這個(gè)過(guò)程中,usedw7.0的數(shù)據(jù)也隨之變化。實(shí)驗(yàn)十四、LPM嵌入式鎖相環(huán)調(diào)用一、采用嵌入式鎖相環(huán)作時(shí)鐘的正弦信號(hào)發(fā)生器電路圖圖一 電路原理圖圖二 選擇輸入?yún)⒖紩r(shí)鐘inclk0為10MHZ實(shí)驗(yàn)十五、NCO核數(shù)控振蕩器使用方法一、NCO核數(shù)控振蕩器使用方法圖二 設(shè)置NCO
18、參數(shù)圖一 開(kāi)始進(jìn)入Core文件生成選擇窗口圖三 完成NCO參數(shù)設(shè)置并生成設(shè)計(jì)文件后的信息窗口圖四 設(shè)置NCO參數(shù)圖五 測(cè)試NCO的電路實(shí)驗(yàn)十六、使用 IP CORE設(shè)計(jì)FIR濾波器一、使用IP Core設(shè)計(jì)FIR濾波器圖一 FIR濾波器系數(shù)確定圖二 測(cè)試電路圖實(shí)驗(yàn)十七、數(shù)字時(shí)鐘一、文本設(shè)計(jì)輸入(VHDL)法圖一 仿真結(jié)果圖二 數(shù)字時(shí)鐘電路原理圖圖三 數(shù)字時(shí)鐘實(shí)體模塊二、數(shù)字時(shí)鐘seccount模塊-秒計(jì)時(shí)圖四 全加器數(shù)字時(shí)鐘seccount模塊-秒計(jì)時(shí)圖五 秒計(jì)數(shù)波形仿真圖圖六 分計(jì)數(shù)波形仿真圖實(shí)驗(yàn)十八、交通燈一、文本設(shè)計(jì)輸入(VHDL)法圖一 交通燈程序文本設(shè)計(jì)輸入圖二 仿真結(jié)果圖三 交通燈
19、仿真波形圖四 交通燈RTL圖圖五 交通燈symbol內(nèi)部資料,請(qǐng)勿外傳!9JWKffwvG#tYM*Jg&6a*CZ7H$dq8KqqfHVZFedswSyXTy#&QA9wkxFyeQ!djs#XuyUP2kNXpRWXmA&UE9aQGn8xp$R#͑GxGjqv$UE9wEwZ#QcUE%&qYpEh5pDx2zVkum&gTXRm6X4NGpP$vSTT#&ksv*3tnGK8!z89AmYWpazadNu#KN&MuWFA5uxY7JnD6YWRrWwcvR9CpbK!zn%Mz849GxGjqv$UE9wEwZ
20、#QcUE%&qYpEh5pDx2zVkum&gTXRm6X4NGpP$vSTT#&ksv*3tnGK8!z89AmYWpazadNu#KN&MuWFA5uxGjqv$UE9wEwZ#QcUE%&qYpEh5pDx2zVkum&gTXRm6X4NGpP$vSTT#&ksv*3tnGK8!z89AmYWpazadNu#KN&MuWFA5uxY7JnD6YWRrWwcvR9CpbK!zn%Mz849GxGjqv$UE9wEwZ#QcUE%&qYpEh5pDx2zVkum&gTXRm6X4NGpP$vSTT#&k
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