超大規(guī)模集成電路設(shè)計導(dǎo)論系統(tǒng)封裝與測試實用教案

1、2021-12-141 1 1 系統(tǒng)(xtng)(xtng)封裝 半導(dǎo)體器件復(fù)雜性和密度的急劇增加推動了更加先進(jìn)的VLSI封裝和互連方式(fngsh)的開發(fā)。 印刷電路板（printed Circuit Board-PCB） 多芯片模塊（Multi-Chip Modules-MCM） 片上系統(tǒng)（System on a Chip-SOC）第1頁/共50頁第一頁，共51頁。2021-12-142集成電路的封裝方法雙列直插式（DIP：Dual In-line Package)表面安裝(nzhung)封裝（SMP：Surface Mounted Package）球型陣列封裝（BGA：Ball Grid

2、 Array）芯片尺寸封裝（CSP：Chip Scale Package)晶圓級尺寸封裝（WLP：Wafer Level CSP）裸芯片封裝（COB：Chip On Board ）倒裝芯片封裝（FC：Flip Chip）第2頁/共50頁第二頁，共51頁。2021-12-143 DIP封裝結(jié)構(gòu)形式 衡量一個芯片封裝技術(shù)先進(jìn)與否的重要指標(biāo)是芯片面積與封裝面積之比，這個比值越接近1越好。 1965年陶瓷雙列直插式DIP和塑料包封結(jié)構(gòu)式DIP 引腳數(shù)：664， 引腳節(jié)距：2.54mm 例：40根I/O引腳塑料雙列直插式封裝(PDIP)的CPU 芯片面積/封裝面積=33/15.2450=1：86 這種封

3、裝尺寸(ch cun)遠(yuǎn)比芯片大，說明封裝效率很低，占去了很多有效安裝面積。 Intel公司這期間的CPU如8086、80286都采用PDIP封裝。第3頁/共50頁第三頁，共51頁。2021-12-144SMP表面安裝封裝1980年出現(xiàn)表面安裝器件，包括：小外型晶體管封裝（SOT）翼型（L型）引線(ynxin)小外型封裝（SOP）丁型引線(ynxin)小外型封裝（SOJ）塑料丁型四邊引線(ynxin)片式載體（PLCC）塑料L型四邊引線(ynxin)扁平封裝（PQFP）引線(ynxin)數(shù)為：3300， 引線(ynxin)節(jié)距為1.270.4mm第4頁/共50頁第四頁，共51頁。2021-12

4、-145 BGA球柵陣列封裝90年代出現(xiàn)球柵陣列封裝，BGA封裝特點:I/O引腳數(shù)雖然增多，但引腳間距遠(yuǎn)大于QFP，從而提高了組裝成品率;雖然它的功耗增加，但BGA能用可控塌陷芯片法焊接，從而可以改善它的電熱性能；厚度比QFP減少1/2以上，重量減輕3/4以上;寄生參數(shù)減小，信號傳輸延遲小，使用頻率大大提高;組裝可用共面焊接，可靠性高;BGA封裝仍與QFP、PGA一樣，占用(zhn yn)基板面積過大。第5頁/共50頁第五頁，共51頁。2021-12-146 CSP芯片尺寸封裝 芯片面積/封裝面積=1：1.1的封裝結(jié)構(gòu)，其封裝外形尺寸只比裸芯片大一點點。也就是說，單個IC芯片有多大，封裝尺寸就

5、有多大，從而誕生了一種新的封裝形式(xngsh)CSP。 CSP封裝具有以下特點:1.滿足了LSI芯片引出腳不斷增加的需要;2.解決了IC裸芯片不能進(jìn)行交流參數(shù)測試和老化篩選的問題;3.封裝面積縮小到BGA的1/4至1/10，延遲時間縮小到極短。 第6頁/共50頁第六頁，共51頁。2021-12-147 晶圓級尺寸封裝WLP WLP可以有效(yuxio)提局封裝集成度，是芯片尺寸封裝CSP中空間占用最小的一種。 傳統(tǒng)封裝是以劃片后的單個芯片為加工目標(biāo)，而WLP的處理對象為晶圓，直接在晶圓上進(jìn)行封裝和測試，隨后切割成一顆顆己經(jīng)封裝好的的IC，然后在IC生長金屬凸點，用倒裝技術(shù)粘貼到基板或玻璃基底

6、上，最后再裝配到PCB上。 第7頁/共50頁第七頁，共51頁。2021-12-148裸芯片技術(shù)（COB ）COB技術(shù)：芯片主體和I/O端子在晶體的上方，在焊接時將此裸片用導(dǎo)電、導(dǎo)熱膠粘接在PCB上，凝固后用Bonder機(jī)將金屬絲（Al/Au）在超聲、熱壓的作用下，分別連接在芯片的I/O端子焊區(qū)和PCB相應(yīng)的焊盤上，測試合格后，再封上樹脂膠。與其它封裝技術(shù)相比，COB技術(shù)有以下優(yōu)點：價格低廉、節(jié)約空間、工藝成熟(chngsh)。缺點：另配焊接機(jī)和封裝機(jī)、封裝速度慢、PCB貼片對環(huán)境要求更為嚴(yán)格、無法維修。第8頁/共50頁第八頁，共51頁。2021-12-149 Flip chip技術(shù)：又稱為倒裝

7、片，與COB相比，芯片結(jié)構(gòu)與I/O端子（錫球）方向朝下，由于I/O引出端分布于整個(zhngg)芯片表面，故在封裝密度和處理速度上已達(dá)到頂峰。特別是它可以采用類似于SMT技術(shù)的手段來加工，是封裝技術(shù)及高密度安裝的方向。90年代，該技術(shù)已在多種行業(yè)的電子產(chǎn)品中加以推廣，特別是用于便攜式的通信設(shè)備中。第9頁/共50頁第九頁，共51頁。2021-12-1410二、多芯片(xn pin)模塊（MCM）將高集成度、高性能、高可靠的CSP芯片(IC)和專用集成電路芯片(ASIC)在高密度多層互聯(lián)基板上用表面安裝技術(shù)(SMT)組裝成為多種多樣電子組件(z jin)、子系統(tǒng)或系統(tǒng)。 MCM的特點有:封裝延遲時

8、間縮小，易于實現(xiàn)組件(z jin)高速化;縮小整機(jī)/組件(z jin)封裝尺寸和重量，一般體積減小1/4，重量減輕1/3;可靠性大大提高；更多的I/O端；具有系統(tǒng)功能的高級混合集成組件(z jin)。尤其適用于通訊和個人便攜式應(yīng)用系統(tǒng)。第10頁/共50頁第十頁，共51頁。2021-12-1411 二維MCM：所有元件安置在一個平面上。 三維MCM：在X-Y平面和Z方向上安置元件，所有元件以疊層的方式被封裝在一起。 3-DMCM的特點： 重量更輕 體積更小 更高的組裝(z zhun)效率 更高的可靠性 縮短信號延遲時間 降低功耗 減小信號噪聲第11頁/共50頁第十一頁，共51頁。2021-12-

9、1412三、片上系統(tǒng)(xtng)（system on a chip) 作為新一代集成技術(shù)的片上系統(tǒng)（SOC）直接將系統(tǒng)設(shè)計并制作在同一個芯片上。 SOC具有高性能、高密度、高集成度、高可保性和低費(fèi)用的優(yōu)點，有著十分誘人的應(yīng)用前景。 目前在實際應(yīng)用中SOC還而臨著很多限制回素，包括(boku)現(xiàn)階段lP資源還不夠豐富、研發(fā)成本高及設(shè)計周期長、生產(chǎn)工藝復(fù)雜、成品率不高等。此外在SOC中采用混合半導(dǎo)體技術(shù)（如GaAs和SiGe）也存在問題。 第12頁/共50頁第十二頁，共51頁。2021-12-1413速度密度(md)質(zhì)量因子 封裝工藝(gngy) 質(zhì)量因子（英寸/10-9秒）（英寸/英寸2） SO

10、C 28.0 MCM 14.0 PCB 2.2第13頁/共50頁第十三頁，共51頁。2021-12-1414MCM與SOC比較(bjio) 隨著芯片規(guī)模的不斷擴(kuò)大，可以將一個完整的電子(dinz)系統(tǒng)集成在一塊芯片中，即系統(tǒng)級芯片SOC。SOC有高性能、低功耗、體積小等諸多優(yōu)點，是下一代集成電路發(fā)展的主要方向。 MCM在速度、密度和費(fèi)用上比不上SOC，但MCM允許多電源和多工藝混合的電路。將多個IC和無源元件封裝在高性能基板上形成一個系統(tǒng)，它可方便兼容不同制造技術(shù)的芯片，例如CMOS硅芯片，RF、大功率電路SiC、SiGe、GeAs芯片，從而使封裝由單芯片級進(jìn)入系統(tǒng)集成級。 安裝在MCM上的所

11、有芯片可以預(yù)先測試，也可以更換?；系牟季€也可預(yù)先測試和修理。因此有較大的靈活性和比SOC更高的成品率。第14頁/共50頁第十四頁，共51頁。2021-12-1415 2 2 系統(tǒng)(xtng)(xtng)測試 任何集成電路不論在設(shè)計過程中經(jīng)過了怎樣的仿真和檢查，在制造完成后都必須通過測試來最后驗證(ynzhng)設(shè)計和制作的正確性。 集成電路測試技術(shù)的綜合性：半導(dǎo)體技術(shù)、電路技術(shù)、計算技術(shù)、儀器儀表技術(shù)等。 測試的意義： （1）直觀地檢查設(shè)計的具體電路能像設(shè)計者要求的那樣正確工作。 （2）確定電路失效的原因和所發(fā)生的具體部位，以便改進(jìn)設(shè)計和修正錯誤。第15頁/共50頁第十五頁，共51頁。20

12、21-12-1416測試(csh)介紹 測試：就是檢測出生產(chǎn)過程中的缺陷，并挑出廢品的過程。 測試的基本情況：封裝前后都需要進(jìn)行測試。 測試與驗證的區(qū)別：目的(md)、方法和條件。 測試的難點：復(fù)雜度和約束。 可測性設(shè)計：有利于測試的設(shè)計。第16頁/共50頁第十六頁，共51頁。2021-12-1417簡單(jindn)的測試?yán)覣BZA=1,B=1 =Z=1A=0,B=1=Z=0A=1,B=0=Z=0A=0,B=0=Z=0第17頁/共50頁第十七頁，共51頁。2021-12-1418可測性設(shè)計(shj)舉例 可控性： 可觀(kgun)性：CKDQINOUTCKRSTCA32位計數(shù)器In2In1

13、Out第18頁/共50頁第十八頁，共51頁。2021-12-1419基本概念1：故障(gzhng)和故障(gzhng)模型故障：集成電路不能正常工作。故障模型：物理缺陷(quxin)的邏輯等效。第19頁/共50頁第十九頁，共51頁。2021-12-1420基本概念2：測試向量(xingling)和測試圖形 測試向量(xingling)：加載到集成電路的輸入信號稱為測試向量(xingling)（或測試矢量）。 測試圖形：測試向量(xingling)以及集成電路對這些輸入信號的響應(yīng)合在一起成為集成電路的測試圖形。第20頁/共50頁第二十頁，共51頁。2021-12-1421測試儀 測試儀是測試集成

14、電路的儀器。它負(fù)責(zé)按照測試向量對集成電路加入激勵(jl)，同時觀測響應(yīng)。目前，測試儀一般都是同步的，按照時鐘節(jié)拍從存儲器中調(diào)入測試向量。 第21頁/共50頁第二十一頁，共51頁。2021-12-1422測試的分類： 鑒定測試 生產(chǎn)(shngchn)測試 用戶測試 可靠性測試 電學(xué)性能測試第22頁/共50頁第二十二頁，共51頁。2021-12-1423 鑒定測試：為了鑒定與檢驗產(chǎn)品在規(guī)定環(huán)境條件下各種指標(biāo)是否滿足規(guī)定要求而進(jìn)行的測試。 生產(chǎn)測試：新產(chǎn)品定型投產(chǎn)以后在生產(chǎn)線上進(jìn)行某些項目的測試和檢驗，其目的是保證出廠產(chǎn)品質(zhì)量的合格性和監(jiān)督(jind)生產(chǎn)工藝的穩(wěn)定程度。 （1）園片測試（管芯測試、

15、初測） （2）成品測試（成測、末測）第23頁/共50頁第二十三頁，共51頁。2021-12-1424 用戶測試：考慮到誤測、裝運(yùn)、儲存所引起的缺陷或失效(sh xio)及用戶的特殊要求。 （1）驗收測試：與廠家成測的內(nèi)容相同，但對集成電路進(jìn)行百分之百的功能檢查。 （2）插件板和系統(tǒng)測試：將集成電路與其它電路組成插件板或整機(jī)后，模擬實際使用情況進(jìn)行測試。第24頁/共50頁第二十四頁，共51頁。2021-12-1425 可靠性測試：為評價和分析(fnx)集成電路可靠性進(jìn)行的測試。 （1）篩選測試 （2）壽命測試 電學(xué)性能測試： （1）直流測試 （2）交流測試 （3）動態(tài)測試 （4）功能測試 （5）

16、工作范圍測試第25頁/共50頁第二十五頁，共51頁。2021-12-1426 測試、生產(chǎn)(shngchn)和應(yīng)用的關(guān)系測試系統(tǒng)芯片測試工程測試成品測試 測試儀 程序設(shè)計生產(chǎn)控制數(shù)據(jù)處理生產(chǎn)計劃用戶要求電路應(yīng)用產(chǎn)品市場質(zhì)量保證設(shè)計工程工藝控制測試工程質(zhì)量控制第26頁/共50頁第二十六頁，共51頁。2021-12-1427 集成電路芯片測試的兩種基本形式 完全測試：對芯片進(jìn)行全部狀態(tài)和功能的測試，要考慮集成電路的所有狀態(tài)和功能，即使在將來的實際應(yīng)用中有些并不會出現(xiàn)。完全測試是完備集。在集成電路研制階段，為分析電路可能存在的缺陷和隱含的問題，應(yīng)對樣品進(jìn)行完全測試。 功能測試：只對集成電路設(shè)計之初所要

17、求的運(yùn)算功能或邏輯功能是否正確(zhngqu)進(jìn)行測試。功能測試是局部測試。在集成電路的生產(chǎn)階段，通常采用功能測試以提高測試效率降低測試成本。第27頁/共50頁第二十七頁，共51頁。2021-12-1428完全測試的含義例如：N個輸入端的邏輯，它有2N個狀態(tài)。組合邏輯：在靜態(tài)( jngti)狀態(tài)下，需要2N個順序測試矢量。動態(tài)測試應(yīng)考慮狀態(tài)轉(zhuǎn)換時的延遲配合問題，僅僅順序測試是不夠的。時序電路：由于記憶單元的存在，電路的狀態(tài)不但與當(dāng)前的輸入有關(guān)，還與上一時刻的信號有關(guān)。它的測試矢量不僅僅是枚舉問題，而是一個排列問題。最壞情況下它是2N個狀態(tài)的全排列，它的測試矢量數(shù)目是一個天文數(shù)字。 可測試性成為

18、VLSI設(shè)計中的一個重要部分第28頁/共50頁第二十八頁，共51頁。2021-12-1429 可測試(csh)性問題 問題的提出：從測試技術(shù)的角度而言要解決測試的可控制性和可觀測性，希望內(nèi)部的節(jié)點是可見的，這樣才能通過測試判定(pndng)電路失效的癥結(jié)所在。但是，電路制作完成后，各個內(nèi)部節(jié)點將不可直接探測，只能對系統(tǒng)輸入一定的測試矢量，在輸出端觀察到所測節(jié)點的狀態(tài)。 測試的難點：可測試性與電路的復(fù)雜性成正比，對于一個包含了數(shù)萬個內(nèi)部節(jié)點的VLSI系統(tǒng)，很難直接從電路的輸入/輸出端來控制和觀察這些內(nèi)部節(jié)點的電學(xué)行為。 為解決可測試性問題，從設(shè)計之初就要予以考慮。第29頁/共50頁第二十九頁，共

19、51頁。2021-12-1430可測試性設(shè)計的基本方法 轉(zhuǎn)變測試思想將輸入信號的枚舉(mi j)與排列的測試方法轉(zhuǎn)變?yōu)閷﹄娐穬?nèi)部各個節(jié)點的測試，即直接對電路硬件組成單元進(jìn)行測試。具體方法：（1）分塊測試，降低測試的復(fù)雜性。（2）采用附加電路使測試生成容易，改進(jìn)電路的可控制性和可觀察性，覆蓋全部的硬件節(jié)點。（3）加自測電路，使測試具有智能化和自動化。第30頁/共50頁第三十頁，共51頁。2021-12-1431測試基礎(chǔ)（1）內(nèi)部節(jié)點測試方法的基本思想： 由于電路制作完成后，各個內(nèi)部節(jié)點將不可直接探測，只能通過輸入/輸出來觀測。對內(nèi)部節(jié)點測試思想是：假設(shè)在待測試節(jié)點存在一個(y )故障狀態(tài)，然后反

20、映和傳達(dá)這個故障到輸出觀察點。在測試中如果輸出觀察點測到該故障效應(yīng)，則說明該節(jié)點確實存在假設(shè)的故障。否則，說明該節(jié)點不存在假設(shè)的故障。第31頁/共50頁第三十一頁，共51頁。2021-12-1432（2）可測試(csh)性的三個重要方面故障模型的提取：將電路失效抽象為故障模型。測試(csh)生成：產(chǎn)生驗證電路的一組測試(csh)矢量。測試(csh)設(shè)計：考慮測試(csh)效率問題，加入適當(dāng)?shù)母郊舆壿嫽螂娐芬蕴岣咝酒臏y試(csh)效率。第32頁/共50頁第三十二頁，共51頁。2021-12-1433故障模型(mxng)造成電路失效的原因：（1）微觀的缺陷：半導(dǎo)體材料中存在的缺陷。（2）工藝加工

21、中引入的器件不可靠或錯誤：帶電粒子的沾污、接觸區(qū)接觸不良、金屬線不良連接或斷開。（3）設(shè)計不當(dāng)所引入的工作不穩(wěn)定。電路失效（節(jié)點不正確的電平）抽象為故障模型(mxng)第33頁/共50頁第三十三頁，共51頁。2021-12-1434 測試生成 對于每一個測試矢量，它包括了測試輸入和應(yīng)有的測試輸出(shch)。為了減少測試的工作量，測試生成通常是針對門級器件的外節(jié)點。雖然直接針對晶體管級生成測試具有更高的定位精度，但測試的難度與工作量將大大增加。 隨著集成電路規(guī)模的增大和系統(tǒng)復(fù)雜性的提高，要求要采用新的技術(shù)和算法生成測試。第34頁/共50頁第三十四頁，共51頁。2021-12-1435測試設(shè)計（

22、1）增加電路的測試點，斷開長的邏輯鏈，使測試生成(shn chn)過程簡化。（2）提高時序邏輯單元初始狀態(tài)預(yù)置能力，這可簡化測試過程，不需要尋求同步序列和引導(dǎo)序列。（3）對不可測節(jié)點增加觀測點，使其成為可測節(jié)點。（4）插入禁止邏輯單元，斷開反饋鏈，將時序邏輯單元變?yōu)榻M合邏輯電路進(jìn)行測試。（5）增加附加測試電路，改善復(fù)雜邏輯的可測試性。第35頁/共50頁第三十五頁，共51頁。2021-12-1436組合(zh)邏輯測試法1：差分法 差分法(Boolean difference method)是一種測試向量的生成方法。它不依賴路徑傳播等技巧(jqio)，而是依靠布爾代數(shù)的關(guān)系，通過運(yùn)算來確定測試向

23、量。 第36頁/共50頁第三十六頁，共51頁。2021-12-1437差分法),(),()(11niniixxxfxxxfXfdxd1)()(Xfdxdi定義(dngy)如果(rgu)那么在xi上的固定(gdng)邏輯值就可以被檢測到，否則就不能。第37頁/共50頁第三十七頁，共51頁。2021-12-1438差分法如果(rgu)g(X)與xi無關(guān)，則可以簡化為： )()()()()()()()(XfdxdXgXgXfdxdXfdxdXgXgXfdxdiiii如果要檢測s-a-0的故障(gzhng)，則使用： )(Xfdxdxii如果要檢測(jin c)s-a-1的故障，則使用：)(Xfdxd

24、xii第38頁/共50頁第三十八頁，共51頁。2021-12-1439差分法的例子(l zi)Ix1x2x3x4f(X)對于x1的錯誤，推導(dǎo)(tudo)如下： 43232424323211424324243232111)(xxxxxxxxxxxxxdxdxxxxxxxxxxxxxdxdXfdxd第39頁/共50頁第三十九頁，共51頁。2021-12-1440測試法2：D算法(sun f) 激活(j hu)傳播決策D: 對于無故障電路，D 的值為 1，對于故障電路 D 的值為 0。 D : 對于無故障電路，D的值為 0，對于故障電路D的值為 1。 第40頁/共50頁第四十頁，共51頁。2021-

25、12-1441故障(gzhng)例子&a s-a-1ABCDEFGHJKLMNPQRSTb s-a-1對于故障 a s-a-1: 故障激活：E=0 = M=1,A=1 = P=D 故障傳播：N=1, Q=1, R=1 =S=D, T=D 決策：L=0, 假設(shè) J=0 = B=1, C=1, H=1, D=0, K=1 測試矢量：A=B=C=1, D=E=0 對于故障 b s-a-1 故障激活：G=1,H=1,L=1 = R= D 故障傳播：N=1,P=1, Q=1 = S= D, T= D 決策：L=1=J=1,K=1 Q=1 = F=0 J=1 = 假設(shè) B=0 N=1 = 假設(shè) A

26、=0 = P=1 H=1 = 假設(shè) C=0 無沖突 測試向量： A=B=C=F=0, G=1 第41頁/共50頁第四十一頁，共51頁。2021-12-1442掃描(somio)路徑法 掃描路徑法是一種規(guī)則的可測試性設(shè)計方法，適用(shyng)于時序電路。其設(shè)計思想是把電路中的關(guān)鍵節(jié)點連接到一個移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時，可以用來預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時，可以把內(nèi)部節(jié)點的狀態(tài)依次移出寄存器鏈。 第42頁/共50頁第四十二頁，共51頁。2021-12-1443掃描路徑(ljng)法例子組合邏輯電路DDDTIDITECLKDO第

27、43頁/共50頁第四十三頁，共51頁。2021-12-1444內(nèi)置式自測(z c)BIST 將一個激勵電路和一個響應(yīng)電路加在被測電路(CUT)中。激勵電路會產(chǎn)生大量激勵信號，并將其應(yīng)用于CUT中，響應(yīng)電路就用來對CUT的響應(yīng)進(jìn)行評測。 BIST的性能(xngnng)不受負(fù)載板或測試頭電氣特性的限制。第44頁/共50頁第四十四頁，共51頁。2021-12-1445邊界掃描(somio)技術(shù)JTAG目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用，使得PCB的密度越來越高，以往的針床測試法變得越來越不易使用。為了簡化(jinhu)測試過程、統(tǒng)一測試方式，IEEE制訂了邊界掃描標(biāo)準(zhǔn)。 概念：利用四線接口掃描所有的管腳。第45頁/共50頁第四十五頁，共51頁。2021-1