基于FPGA的DDS仿真與設(shè)計(jì)

1、Yibin University電子信息科學(xué)與技術(shù)專業(yè)本科生EDA設(shè)計(jì)報(bào)告題 目 基于FPGA的DDS仿真與設(shè)計(jì) 專 業(yè) 電子信息科學(xué)與技術(shù) 班 級(jí) 學(xué)生姓名 學(xué) 號(hào) 2013 年 12月 18日 基于FPGA的DDS仿真與設(shè)計(jì)（宜賓學(xué)院物理與電子工程學(xué)院2011級(jí)2班 段艷婷 110302034）摘要：本文論述了直接數(shù)字頻率合成技術(shù)（DDS）的信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)。本設(shè)計(jì)是以DDS芯片Cyclone ：EP2C5T144C8為頻率合成器的函數(shù)信號(hào)發(fā)生器。本文分析了DDS的設(shè)計(jì)原理，基于VHDL語言進(jìn)行系統(tǒng)建模等，同時(shí)利用Quartus 編譯平臺(tái)完成一個(gè)具體DDS芯片的設(shè)計(jì)，詳細(xì)闡述了基于V

2、HDL編程的DDS設(shè)計(jì)方法步驟。利用Altera公司的Quartus 開發(fā)軟件,完成DDS核心部分即相位累加器和RAM查找表的設(shè)計(jì),可得到相位連續(xù)、頻率可變的信號(hào)，并通過單片機(jī)配置FPGA的E2 PROM完成對(duì)DDS硬件的下載,最后完成每個(gè)模塊與系統(tǒng)的時(shí)序仿真。由于FPGA的可編程性,使得修改和優(yōu)化DDS的功能非?？旖荨ｊP(guān)鍵字：DDS，Quartus ，F(xiàn)PGA中圖分類號(hào)：TN引言：隨著現(xiàn)代電子技術(shù)的不斷發(fā)展,在通信系統(tǒng)中往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準(zhǔn)確的頻率信號(hào),一般的振蕩器己不能滿足要求,這就需要頻率合成技術(shù)。直接數(shù)字頻率合成(Direct Digital Frequen2cy

3、 Synthesis ,DDS)是把一系列數(shù)據(jù)量形式的信號(hào)通過D/ A 轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號(hào)合成技術(shù)。目前在高頻領(lǐng)域中,利用FPGA 來設(shè)計(jì)符合自己需要的DDS 系統(tǒng)就是一個(gè)很好的解決方法。正文：目錄第一章 緒論41.1、DDS引言41.2、直接數(shù)字合成器的概念及其發(fā)展41.3、DDS技術(shù)在國內(nèi)研究狀況及其發(fā)展趨勢51.4、頻率合成器種類與技術(shù)發(fā)展趨勢61.5、DDS優(yōu)勢61.6、課題主要研究內(nèi)容和設(shè)計(jì)要求7第二章 超大規(guī)模集成電路設(shè)計(jì)介紹72.1、引言72.1.1、EDA技術(shù)的含義及特點(diǎn)82.1.2、EDA技術(shù)的主要內(nèi)容82.2、可編程邏輯器件FPGA92.3、硬件描述語言（HDL）

4、112.3.1、VHDL簡介112.3.2、VHDL的主要特點(diǎn)122.3.3、VHDL語言的優(yōu)勢122.4、軟件開發(fā)工具14第三章 DDS工作原理和主要特點(diǎn)143.1、DDS的基本工作原理153.1.1、DDS采樣量化153.1.2、DDS的基本參數(shù)推導(dǎo)173.2、DDS的主要特點(diǎn)183.3、DDS建模18第四章 用VHDL來編程實(shí)現(xiàn)和仿真204.1、VHDL編程實(shí)現(xiàn)204.1.1、頻率控制字的生成模塊204.1.2、頻率控制字的VHDL實(shí)現(xiàn)程序214.1.3、32位加法器的生成模塊214.1.4、32位加法器的宏模塊224.1.5、32位寄存器的生成模塊及VHDL實(shí)現(xiàn)程序224.1.6、存放

5、波表Rom的生成模塊及宏模塊234.1.7、整體模塊設(shè)計(jì)244.2、用Quartus 進(jìn)行DDS仿真244.2.1、Quartus 軟件簡介254.2.2、用Quartus 的仿真步驟和圖像264.2.3、注意事項(xiàng)29第五章 結(jié)束語305.1、總結(jié)305.2、參考文獻(xiàn)315.3、致謝325.4、附錄32第一章 緒論1.1、DDS引言頻率合成技術(shù)是將一個(gè)（或多個(gè)）基準(zhǔn)頻率變換成另一個(gè)（或多個(gè)）合乎質(zhì)量要求的所需頻率的技術(shù)。在通信、雷達(dá)、導(dǎo)航、電子偵察、干擾等眾多領(lǐng)域都有應(yīng)用。1971年3月美國學(xué)者J.Tierncy，C.M.Rader和B.Gold首次提出了直接數(shù)字頻率合成（DDSDirect

6、Digital Synthesis）技術(shù)。這是一種從相位概念出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技術(shù)。同傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有極高的頻率分辨率、極快的變頻速度，變頻相位連續(xù)、相位噪聲低，易于功能擴(kuò)展和全數(shù)字化便于集成，容易實(shí)現(xiàn)對(duì)輸出信號(hào)的多種調(diào)制等優(yōu)點(diǎn)，滿足了現(xiàn)代電子系統(tǒng)的許多要求，因此得到了迅速的發(fā)展。1.2、直接數(shù)字合成器的概念及其發(fā)展隨著通信、數(shù)字電視、衛(wèi)星定位、航空航天和遙控遙測技術(shù)的不斷發(fā)展，對(duì)頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個(gè)數(shù)的要求越來越高。為了提高頻率穩(wěn)定度，經(jīng)常采用晶體振蕩器等方法來解決，但它不能滿足頻率個(gè)數(shù)多的要求，因此，目前大量采用

7、頻率合成技術(shù)DDS即Direct Digital Synthesizer，中文名稱是直接數(shù)字合成器，是一種新型的頻率合成技術(shù)，具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換，并且在改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，以其使用方便和品路分辨率高等優(yōu)點(diǎn)，在現(xiàn)代通信領(lǐng)域得到越來越廣泛的應(yīng)用。用VHDL語言對(duì)DDS進(jìn)行功能描述，方便在不同的實(shí)現(xiàn)方式下移植和修改參數(shù)，因而逐步成為DDS設(shè)計(jì)主流，而且在Alter公司開發(fā)的Maxplus2中，不僅提供了方便的VHDL編譯和綜合平臺(tái)，還集成了可供程序?qū)?yīng)下載的FPGA器件等大量芯片，大大縮短了DDS的設(shè)計(jì)和開發(fā)周期。它是現(xiàn)代通信系統(tǒng)

8、必不可少的關(guān)鍵電路，廣泛應(yīng)用于數(shù)字通信、衛(wèi)星通信、雷達(dá)、導(dǎo)航、航天航空、遙控遙測以及高速儀器儀表燈領(lǐng)域。1.3、DDS技術(shù)在國內(nèi)研究狀況及其發(fā)展趨勢頻率合成器的技術(shù)復(fù)雜度很高，經(jīng)過了直接合成模擬頻率綜合器、鎖相式頻率綜合器、直接數(shù)字式頻率綜合器（DDS）三個(gè)發(fā)展階段。目前，在我國，各種無限系統(tǒng)中使用的品路合成器普遍采用鎖相式頻率綜合器，通過CPU控制，課獲得不同的頻點(diǎn)。鎖相式頻率綜合器含有參考振蕩器與分頻器、可控分頻器、壓控振蕩器及鑒相器、前置分頻器等功能單元。頻率合成器的最終發(fā)展方向是鎖相式頻率綜合器、雙環(huán)或多環(huán)鎖相式頻率合成器、DDS頻率合成器，以及PPL加DDS混合式頻率合成器。因此，鎖

9、相式頻率綜合器和直接數(shù)字式頻率綜合器收到了國內(nèi)各界關(guān)注，并得到了迅猛發(fā)展。基于DDS波形產(chǎn)生的應(yīng)用現(xiàn)階段主要在兩個(gè)方面：1.設(shè)計(jì)通訊系統(tǒng)需要靈活的和極好的相噪，極低的失真性能的頻率源，它通常選用DDS綜合它的光譜性能和頻率調(diào)諧方案。2.作為選擇地，許多工業(yè)和醫(yī)學(xué)應(yīng)用DDS作為可編程波形發(fā)生器。因?yàn)镈DS是數(shù)字可編程，它的相位和頻率在不改變外圍成分的情況下能很容易地改變，而傳統(tǒng)的基于模擬編程產(chǎn)生波形的情況下要改變外圍成分。DDS允許頻率的實(shí)時(shí)調(diào)整去定位參考頻率或者補(bǔ)償溫度漂移。1.4、頻率合成器種類與技術(shù)發(fā)展趨勢種類：直接模擬合成法、鎖相環(huán)合成法、直接數(shù)字合成法發(fā)展：直接模擬合成法利用倍頻、分頻

10、、混頻及濾波，從單一或幾個(gè)參數(shù)頻率中產(chǎn)生多個(gè)所需的頻率。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運(yùn)算。1.5、DDS優(yōu)勢 如今在價(jià)格方面有競爭力的，高性能，功能集成的DDS芯片在通訊系統(tǒng)和傳感應(yīng)用方面已經(jīng)變得非常常見了。它吸引工程師的優(yōu)勢主要包括： 數(shù)字控制微調(diào)頻率調(diào)諧和輕微程度相位調(diào)制能力。 極快速度調(diào)諧輸出頻率（相位） DDS的數(shù)字體系結(jié)構(gòu)取消了像傳統(tǒng)模擬合成方案那樣的手動(dòng)調(diào)諧和溫度補(bǔ)償?shù)牟环奖悖珼DS的數(shù)字控制結(jié)構(gòu)外圍使系統(tǒng)的遠(yuǎn)程控制更為方便，在處理器控制下達(dá)到最優(yōu)化。1.6、課題主要研究內(nèi)容和設(shè)計(jì)要求 本課題設(shè)計(jì)研究的主要內(nèi)容就是基于FPGA的DDS仿真設(shè)計(jì)，在Quartus 的

11、基礎(chǔ)上，運(yùn)用VHDL的編程來實(shí)現(xiàn)各大模塊，并對(duì)其進(jìn)行實(shí)現(xiàn)和仿真。第一章是簡單的介紹了一下DDS的概念、現(xiàn)狀、內(nèi)容和發(fā)展前景；第二章是對(duì)DDS所采用的輔助工具的介紹；第三章是對(duì)DDS工作原理和主要特點(diǎn)的介紹；第四章是用VHDL來編程實(shí)現(xiàn)和仿真，第五章是最后的總結(jié)心得及附錄。第二章 超大規(guī)模集成電路設(shè)計(jì)介紹2.1、引言 隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，EDA技術(shù)的含量正以驚人的速度上升；電子類的高新技術(shù)項(xiàng)目的開發(fā)也逾益依賴于EDA技術(shù)的應(yīng)用，即使是普通的電子產(chǎn)品的開發(fā)，EDA技術(shù)也常常使產(chǎn)品的開

12、發(fā)周期大為縮減、性能價(jià)格比大幅提高。不言而喻，EDA技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的及其重要的組成部分。2.1.1、EDA技術(shù)的含義及特點(diǎn)EDA（Electronic Design Automation，電子系統(tǒng)設(shè)計(jì)自動(dòng)化）技術(shù)是20世紀(jì)90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測試）、CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來的?，F(xiàn)代EDA技術(shù)就是以讓計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，根據(jù)硬件描述語言HDL完成的設(shè)計(jì)文件，能自動(dòng)地完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片

13、的適配編譯、邏輯映射和編程下載等工作?？梢?，利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：1） 用軟件的方式設(shè)計(jì)硬件；2） 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；3） 采用自頂向下（topdown）的設(shè)計(jì)方法；4） 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；5） 系統(tǒng)可現(xiàn)場編程，在線升級(jí)；6） 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向。2.1.2、EDA技術(shù)的主要內(nèi)容EDA技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和使用的角度看，主要應(yīng)掌握如下四個(gè)方面的內(nèi)容：1） 大規(guī)?？删幊踢壿嬈骷?） 硬件描述語言；3） 軟

14、件開發(fā)工具；4） 實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。2.2、可編程邏輯器件FPGAPLD（Programmable Logic Device，可編程邏輯器件）是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。FPGA和CPLD分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，生于20世紀(jì)70年代。自問世以來，P

15、LD經(jīng)歷了從PROM（Programmable ReadOnly Memory,可編程序的只讀存儲(chǔ)器）、PLA（Programmable Logic Array,可編程序邏輯陣列）、PAL（Programmable Array Logic ,可編程序陣列邏輯）、GAL（Generic Array Logic，通用陣列邏輯）到FPGA、ispLSI（in system programmable large scale integration，在系統(tǒng)可編程大規(guī)模集成電路）等高密度PLD的發(fā)展過程。與中小規(guī)模通用型集成電路相比，用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗低、可靠性高等優(yōu)點(diǎn)。與大規(guī)

16、模專用集成電路相比，用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險(xiǎn)、修改邏輯設(shè)計(jì)方便、小批量生產(chǎn)成本低等優(yōu)勢。PLD是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，PLD能完成任何數(shù)字器件的功能。FPGA是20世紀(jì)80年代中期，美國Altera公司推出的一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元、可編程輸入輸出單元和可編程連線部分。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲(chǔ)器工藝，設(shè)計(jì)靈活，集成度高，可利用計(jì)算機(jī)輔助設(shè)計(jì)，繪出實(shí)現(xiàn)用戶邏輯原理圖、邏輯布爾方程或用硬件描述語言等方式設(shè)計(jì)輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動(dòng)布局布線、模擬仿真的過程；最后生成配置FPGA器件

17、的數(shù)據(jù)文件，對(duì)FPGA器件初始化。這樣實(shí)現(xiàn)了滿足用戶要求的專用集成電路，真正達(dá)到了用戶自行設(shè)計(jì)、自行研制和自行生產(chǎn)集成電路的目的。由此設(shè)計(jì)的DDS 電路簡單,性能穩(wěn)定, 也基本能滿足絕大多數(shù)通信系統(tǒng)的使用要求。概括來說，F(xiàn)PGA器件具有下列優(yōu)點(diǎn)：高密度、高效率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本、設(shè)計(jì)靈活方便，可縮短研制周期，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗(yàn)證。基于上述的優(yōu)點(diǎn)，本設(shè)計(jì)采用FPGA芯片作為平臺(tái)，這樣可以把整個(gè)系統(tǒng)下載到一塊芯片之中，實(shí)現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。2.3、硬件描述語言（HDL）硬件描述語言（HDL）是相對(duì)

18、于一般的計(jì)算機(jī)軟件語言如C、Pascal而言的。HDL是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。HDL具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。用HDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有VHDL，Verilog HDL，ABEL，AHDL，System Verilog和Systern C。有

19、專家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog HDL語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。2.3.1、VHDL簡介VHDL語言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)三個(gè)不同層次的設(shè)計(jì)，因此在實(shí)際應(yīng)用中越來越廣泛。HDL發(fā)展的技術(shù)源頭是：在HDL形成發(fā)展之前，已有了許多程序設(shè)計(jì)語言，如匯編、C、Pascal、Fortran、Prolog等。這些語言運(yùn)行在不同硬件平臺(tái)和不同的

20、操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。CAD的出現(xiàn)，使人們可以利用計(jì)算機(jī)進(jìn)行建筑、服裝等行業(yè)的輔助設(shè)計(jì)，電子輔助設(shè)計(jì)也同步發(fā)展起來。在從CAD工具到EDA工具的進(jìn)化過程中，電子設(shè)計(jì)工具的人機(jī)界面能力越來越高。在利用EDA工具進(jìn)行電子設(shè)計(jì)時(shí)，邏輯圖、分立電子原件作為整個(gè)越來越復(fù)雜的電子系統(tǒng)的設(shè)計(jì)已不適應(yīng)。2.3.2、VHDL的主要特點(diǎn)作為硬件描述語言的第一個(gè)國際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性：1】 具有豐富的模擬仿真語句和庫函數(shù)，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬，因而能將設(shè)計(jì)中邏輯上的錯(cuò)誤消滅在組裝之前，在大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性；2】 設(shè)計(jì)層次較高，用于較復(fù)雜的

21、計(jì)算時(shí)能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計(jì)周期；3】 VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換；支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用；4】 對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表；2.3.3、VHDL語言的優(yōu)勢常用的硬件描述性語言有VHDL、Verilog和ABEL語言。VHDL語言起源于美國國防部的VHSIC，VHDL是一種高級(jí)描述語言，適用于行為級(jí)和RTL級(jí)的描述相對(duì)與Verilog語言和ABEL語言這些較低一級(jí)的適合描述門級(jí)電路的描述性語言而言，其具有以下的優(yōu)點(diǎn)：1、 設(shè)計(jì)方法靈活、支持廣泛VHDL語言

22、可以支持自頂至下（TopDown）和基于庫（LibraryBased）的設(shè)計(jì)方法，而且還支持同步電路、異步電路、FPGA以及其他隨機(jī)電路的設(shè)計(jì)。2、 系統(tǒng)硬件描述能力強(qiáng)VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級(jí)電路。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。3、 VHDL語言描述與工藝不發(fā)生關(guān)系在用VHDL語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入工藝信息。采用VHDL語言的設(shè)計(jì)，當(dāng)門級(jí)或門級(jí)以上層次的描述通過仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝（如MOS、CMOS等）。這樣，在工藝變更時(shí)，只要改變相應(yīng)的映射工具就行了。4、 VHDL語言標(biāo)準(zhǔn)

23、、規(guī)范，易于共享和復(fù)用 由于VHDL語言已成為一種IEEE的工業(yè)標(biāo)準(zhǔn)，這樣，設(shè)計(jì)成果便于復(fù)用和交流，反過來也更進(jìn)一步推動(dòng)VHDL語言的推廣及完善?；谏鲜龅奶攸c(diǎn)，可知VHDL語言可讀性好，又能被計(jì)算機(jī)識(shí)別。VHDL語言中設(shè)計(jì)實(shí)體、程序包、設(shè)計(jì)庫，為設(shè)計(jì)人員重復(fù)利用已有的設(shè)計(jì)提供了諸多技術(shù)手段。可重復(fù)利用他人的IP（Intelligence Property）模塊和軟核（Soft Core）也是VHDL的另一特色，許多設(shè)計(jì)不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達(dá)到事半功倍的效果。因此本設(shè)計(jì)采用VHDL語言設(shè)計(jì)一個(gè)完善的HDB3碼編、譯碼器。2.4、軟件開發(fā)工具Altera公

24、司開發(fā)的Maxplus 和Quartus 都是曾經(jīng)最優(yōu)秀的PLD開發(fā)平臺(tái)之一，適合開發(fā)早期的中小規(guī)模PLD/FPGA，使用者眾多。目前Altera已經(jīng)停止開發(fā)Maxplus，而轉(zhuǎn)向Quartus 軟件平臺(tái)。Xilinx公司開發(fā)的Foundation和ISE是Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx公司已經(jīng)停止開發(fā)Foundation，轉(zhuǎn)向ISE軟件平臺(tái)，現(xiàn)在的ISE是公司目前主體的PLD/FPGA開發(fā)軟件。Lattice公司開發(fā)了ispDesignEXPERT和ispLEVER。前者是Lattice公司的PLD開發(fā)軟件，目前最新軟件改名為：ispLEVER。這個(gè)軟件是最新一代的

25、PLD集成開發(fā)軟件，取代了ispEXPERT，成為PLD/FPGA設(shè)計(jì)的主要工具。第三章 DDS工作原理和主要特點(diǎn)DDS實(shí)現(xiàn)頻率合成的原理主要是通過查找表的方式來進(jìn)行的。如下圖：圖1中的存儲(chǔ)表中存儲(chǔ)了一個(gè)周期的波形采樣值的ROM（如：要產(chǎn)生正弦波時(shí)，存儲(chǔ)表中存儲(chǔ)的就是一個(gè)周期的正弦波的采樣值）。當(dāng)周期地給出特定地址后，ROM就輸出相應(yīng)的采樣值。輸入DDS的頻率字和一確定的相位值是相對(duì)應(yīng)的，在相位累加器的累加下產(chǎn)生所需要的地址。因?yàn)檩斎隦OM的地址是周期重復(fù)的，輸出的采樣值經(jīng)過D/A和濾波器后就得到和輸入頻率字唯一對(duì)應(yīng)的頻率的周期波形。因此只要給出一定范圍的頻率字就可以得到一定范圍的周期波形，從

26、而達(dá)到產(chǎn)生特定信號(hào)的功能。3.1、DDS的基本工作原理3.1.1、DDS采樣量化DDS是一種從相位概念出發(fā)直接合成所需波形的數(shù)字頻率合成技術(shù)。與傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有很高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率變化，并且在頻率改變時(shí)能保持相位連續(xù)，容易實(shí)現(xiàn)對(duì)信號(hào)頻率、相位的多種調(diào)制，易于功能擴(kuò)展和數(shù)字化集成等優(yōu)點(diǎn)，滿足了現(xiàn)代電子系統(tǒng)的許多要求。隨著數(shù)字技術(shù)的飛速發(fā)展，DDS正逐步取代PLL鎖相環(huán)，得到越來越廣泛的應(yīng)用。正弦信號(hào)可以用下式來描述：式（1）中的時(shí)間t是連續(xù)的，為了用數(shù)字方式實(shí)現(xiàn)，必須進(jìn)行離散化處理。用周期為Telk的基準(zhǔn)時(shí)鐘對(duì)信號(hào)進(jìn)行采樣和量化。如圖2所示：采樣周期為Tdk

27、采樣頻率Fclk=1/Tclk。不難看出，連續(xù)兩次采樣之間的相位增量 將整個(gè)周期分成2N份，則相位的量化單位。若，代入式（2）可得。更一般的情況是為S的M倍，即可得到輸出信號(hào)的頻率；M稱為頻率控制字（tuning word）。由式（3）可見，M決定了輸出信號(hào)的頻率，且兩者是簡單的線性關(guān)系?？梢钥闯觯?dāng)采樣頻率一定時(shí)，通過控制兩次連續(xù)采樣之間的相位離散波形序列的頻率：M經(jīng)保持和濾波后，可唯一地恢復(fù)出此頻率的模擬信號(hào)。圖1是DDS的原理圖。相位累加器可在每一個(gè)時(shí)鐘周期來臨時(shí)將頻率控制字M所決定的相位增量累加一次，如果記數(shù)大于2N，則自動(dòng)溢出：LUT（查找表）實(shí)際上是一個(gè)存儲(chǔ)器（ROM），其中存儲(chǔ)著

28、一個(gè)周期正弦波的幅度量化數(shù)據(jù)，用于實(shí)現(xiàn)從相位到幅度的轉(zhuǎn)換。相位累加器的輸出作為LUT的地址值，LUT根據(jù)輸入的地址（相位）信息讀出幅度信號(hào)，達(dá)到D/A轉(zhuǎn)換器中轉(zhuǎn)換為模擬量，最后通過濾波器輸出一個(gè)平滑的模擬信號(hào)。3.1.2、DDS的基本參數(shù)推導(dǎo)根據(jù)式（3），可以確定DDS的基本參數(shù)： （4）此時(shí)每2N個(gè)時(shí)鐘周期輸出一個(gè)周期的正弦波。 當(dāng)N比較大時(shí)，對(duì)于較大范圍內(nèi)的M值，DDS系統(tǒng)都可以在一個(gè)周期內(nèi)輸出足夠的點(diǎn)，保證輸出波形失真很小。當(dāng)基準(zhǔn)時(shí)鐘確定后，輸出信號(hào)頻率Fclk頻率控制字M之間必須滿足采樣定理，即Fclk應(yīng)大于f0的2倍。實(shí)際應(yīng)用中，為保證輸出波形的質(zhì)量，F(xiàn)clk至少應(yīng)為f0的4倍。由于

29、D/A轉(zhuǎn)換電路的轉(zhuǎn)換時(shí)間應(yīng)小于1/Fclk，因此DDS系統(tǒng)的時(shí)鐘頻率、信號(hào)輸出頻率主要由D/A轉(zhuǎn)換器的性能決定。3.2、DDS的主要特點(diǎn)1】DDS的頻率分辨率在相位累加器的位數(shù)N足夠大時(shí)，理論上可以獲得相應(yīng)的分辨精度，這個(gè)傳統(tǒng)方法難以實(shí)現(xiàn)的2】DDS是一個(gè)全數(shù)字結(jié)構(gòu)的開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，因此其速度極快，一般在毫微秒量級(jí)3】DDS的相位誤差主要是依賴于時(shí)鐘的相位特性，相位誤差小。另外，DDS的相位是連續(xù)變化的，形成的信號(hào)具有良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無法實(shí)現(xiàn)的4】 頻率切換時(shí)相位連續(xù)5】 可以輸出帶寬正交信號(hào)6】 輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用7】 可以產(chǎn)生任意波

30、形8】 全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕9】 缺點(diǎn)DDS的采樣特性以及DAC的非線性，DDS系統(tǒng)的輸出中含有假信號(hào)干擾和雜散3.3、DDS建模如圖3所示：這是一個(gè)基本的DDS整體模塊結(jié)構(gòu)，主要由相位累加器、相位調(diào)解器、正弦ROM查找表和DAC構(gòu)成。圖中的相位累加器、相位調(diào)解器、正弦ROM的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又稱為NCO（Numerically Controlled Oscillators）。圖中相位累加器（phasea）是整個(gè)DDS的核心，在這里完成相位累加功能，其輸入是相位增量，又可稱為頻率控制字FW（N-1:0），由于FW（N-1:0）與輸出頻率f0是簡單的線性關(guān)

31、系：事實(shí)上，當(dāng)基準(zhǔn)時(shí)鐘f0是2N時(shí)，F(xiàn)W（N-1:0）就等于f0。相位調(diào)制器（phasemod）接收相位累加器的相位輸出，在這里加一個(gè)相位偏移值，主要用于實(shí)現(xiàn)信號(hào)的相位調(diào)制，如PSK（相位鍵控）等，在不使用時(shí)可以去掉該部分，或加一個(gè)固定的相位控制字。波形存儲(chǔ)器（即，正弦ROM查找表）（sinlup）把存儲(chǔ)在相位累加器中的抽樣值轉(zhuǎn)換成正弦波幅度的數(shù)字量函數(shù)，可理解為相位到幅度的轉(zhuǎn)換。它的輸入是相位調(diào)制器輸出的高M(jìn)位（而并非全部N位）值，將其作為正弦ROM查找表的地址值；查詢表把輸入的地址相位信息映射成正弦幅度信號(hào)；輸出送往DAC，轉(zhuǎn)化為模擬信號(hào)。相位調(diào)解器接收相位累加器的相位輸出，在這里加上一個(gè)

32、相位偏移量，主要用于信號(hào)的相位調(diào)節(jié)，如PSK（相位鍵控）等，在不使用時(shí)可以去掉該部分，或者加一個(gè)固定的相位字輸入。相位字輸入也需要用同步寄存器保持同步。需要注意的是，相位字輸入的數(shù)據(jù)寬度M與頻率字輸入N往往是不相等的，M<N。參數(shù)設(shè)定：其中選用頻率輸入字20M，相位累加器的數(shù)據(jù)寬度N為32位，輸出的D/A精度為10位。第四章 用VHDL來編程實(shí)現(xiàn)和仿真4.1、VHDL編程實(shí)現(xiàn)4.1.1、頻率控制字的生成模塊 4.1.2、頻率控制字的VHDL實(shí)現(xiàn)程序4.1.3、32位加法器的生成模塊4.1.4、32位加法器的宏模塊4.1.5、32位寄存器的生成模塊及VHDL實(shí)現(xiàn)程序4.1.6、存放波表Ro

33、m的生成模塊及宏模塊 4.1.7、整體模塊設(shè)計(jì)4.2、用Quartus 進(jìn)行DDS仿真采用Quartus 來實(shí)現(xiàn)DDS的編譯和仿真。Quartus 是一種常用的EDA工具軟件。它支持原理圖、VHDL和Verilog語言文本文件，以及波形與EDIF的格式的文件作為設(shè)計(jì)輸入，并支持這些文件的任意混合設(shè)計(jì)：具有門級(jí)仿真器，可進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果。在Quartus 中完成了源文件的編程，系統(tǒng)的編譯、綜合、適配之后，下一步就是進(jìn)行功能仿真和時(shí)序仿真。功能仿真只驗(yàn)證系統(tǒng)設(shè)計(jì)的功能關(guān)系，與實(shí)際信號(hào)的延時(shí)無關(guān)。時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過程中已將器件特性考慮進(jìn)去了，因而仿

34、真精度相當(dāng)高。4.2.1、Quartus 軟件簡介Quartus 軟件是美國Altera公司為SOPC（System on a Programmable Chip，系統(tǒng)級(jí)可編程芯片）提供最全面的設(shè)計(jì)平臺(tái)。比起其他的編譯軟件，它具有以下的優(yōu)點(diǎn)：1】 開放的界面Quartus 軟件可與其他EDA廠家的設(shè)計(jì)輸入、綜合、驗(yàn)證工具相連接。設(shè)計(jì)人員可使用Quartus 編譯器（Compiler）對(duì)ALTERA的器件進(jìn)行編譯，然后使用ALTERA或其他標(biāo)準(zhǔn)EDA驗(yàn)證工具進(jìn)行驗(yàn)證。目前，Quartus 支持Cadence、Exemplarlogic、Mentor Graphics、Synopsys、Synpl

35、icity、Viewlogic等公司的EDA工具接口。2】 與結(jié)構(gòu)無關(guān)Quartus 系統(tǒng)的核心編譯器（Compiler）支持ALTERA公司的FLEX10K，F(xiàn)LEX8000，F(xiàn)LEX6000，MAX9000，MAX7000，MAX5000和Classic等可編程邏輯器件系列，處理Maxplus以外唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。Quartus 的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使設(shè)計(jì)人員能比較容易地將其設(shè)計(jì)集成到可編程邏輯器件中。3】 多平臺(tái)Quartus 軟件可在多種PC機(jī)和工作站的操作系統(tǒng)中運(yùn)行。4】 完全集成化Quartus 的設(shè)計(jì)輸入、處理、驗(yàn)證、器件編程等功能全部

36、集成在統(tǒng)一的開發(fā)環(huán)境下，可以使用戶進(jìn)行動(dòng)態(tài)調(diào)試，加快開發(fā)進(jìn)程。5】 豐富的設(shè)計(jì)庫Quartus 提供豐富的庫單元供設(shè)計(jì)者使用，其中包括74系列的全部器件和多種特殊的邏輯宏功能（MacroFunction）以及新型的參數(shù)化兆功能（MegaFunction）。6】 接受高級(jí)描述語言Quartus 接受多種硬件描述語言，包括VHDL、AHDL、C、C+等語言。7】 良好的人機(jī)界面Quartus 具有比Maxplus更加人性化的人機(jī)界面，方便工程人員的操作，基于上述特點(diǎn)，本文采用Quartus 軟件對(duì)DDS頻率合成器仿真驗(yàn)證。4.2.2、用Quartus 的仿真步驟和圖像主要步驟：第一步：建立工程第二步：建立VHDL文件第三步：寫入VHDL文件第四步：建立模塊文件第五步：連接各模塊形成總體原理圖第六步：編譯做好的文件第七步：建立波形文件第八步：設(shè)置好條件值 第九步：仿真DDS仿真波形，離散化地采樣出頻率數(shù)據(jù)，輸出波形的差異。4.2.3、注意事項(xiàng)在實(shí)際設(shè)計(jì)中，為了提高波形的精度，N值應(yīng)該比較大，即波形ROM中存儲(chǔ)的點(diǎn)數(shù)較多。另一方面，為了提高頻率分辨率，實(shí)現(xiàn)大范圍的頻率變化，頻率控制字M的位數(shù)、相位累加器的位數(shù)也比較大。波形ROM中存儲(chǔ)的點(diǎn)數(shù)、相位累加器的位數(shù)都與D/A轉(zhuǎn)換器的性能相關(guān)。在確定具體