EDA實習報告函數(shù)發(fā)生器課件

1、 EDA技術(shù) 實習報告 學 院：電氣信息工程學院 專 業(yè)：電子信息工程專業(yè) 班 級：信息 11 姓 名： 學 號： 指導(dǎo)教師：趙玉剛 實驗日期：2013.10.2811.01 目錄 一、引言 二、實習題目 三、實習目的 四、實習技術(shù)與要求 4.1實習技術(shù) 4.1.1 FPGA簡介 4.1.2 VHDL簡介 4.1.3 VHDL程序語言基本設(shè)計 4.1.4 設(shè)計工具 4.2設(shè)計要求 五、實現(xiàn)過程 5.1 軟件里程 5.2 系統(tǒng)設(shè)計 5.3 主要函數(shù)語句分析 六、功能及代碼 6.1多路選擇器(mux2) 6.2 方波發(fā)生器 6.3 三角波發(fā)生器 6.4 鋸齒波發(fā)生器 6.5 正弦波發(fā)生器 6.6

2、頂層文件 七、仿真及硬件測試 八、總結(jié)及心得體會 九、參考文獻 函數(shù)信號發(fā)射器的VHDL設(shè)計一、引言函數(shù)信號發(fā)生器是一種能能夠產(chǎn)生多種波形,如三角波、 鋸齒波、矩形波（含方波）、正弦波的電路被稱為函數(shù)信號發(fā)生器。信號發(fā)生器又稱信號源或振蕩器，在生產(chǎn)實踐和科技領(lǐng)域中有著廣泛的應(yīng)用。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運載出去，就需要能夠產(chǎn)生高頻的振蕩器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號發(fā)生器。本設(shè)計采用FPGA來設(shè)計制作多功能信號發(fā)

3、生器。該信號發(fā)生器可以產(chǎn)生三角波、方波。二、實習題目：函數(shù)信號發(fā)射器的VHDL設(shè)計三、實習目的：通過設(shè)計一函數(shù)發(fā)生器能夠產(chǎn)生方波、三角波、鋸齒波和三角波。熟練掌握VHDL硬件語言的編寫，并學會Quartus的基本操作過程。運用數(shù)字邏輯電路的設(shè)計方法對學過知識的綜合運用，學會撰寫實習報告和總結(jié)。四、實習技術(shù)與要求：4.1實習技術(shù)：4.1.1 FPGA簡介FPGA（FieldProgrammable Gate Array）即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又

4、克服了原有可編程器件門電路數(shù)有限的缺點。與傳統(tǒng)們陣列和掩?？删幊涕T陣列(MPGA)相比，F(xiàn)PGA具有很多的優(yōu)點，傳統(tǒng)門陣列可以用來設(shè)計任何電路，但是只能在工廠中一次性編程，而且還需要針對該電路的特定的掩模。FPGA是標準通用器件。使用其代替MPGA，可以將設(shè)計時間由幾個月縮短至幾小時，并且使設(shè)計更加簡單，從而減少了錯誤修改和設(shè)計指標變更的花費。FPGA器件在結(jié)構(gòu)上，由邏輯功能塊排列為陣列，它的結(jié)構(gòu)可以分為三個部分：可編程快CLB（Configurable Logic Blocks）、可編程I/O模塊IOB（Input Block）和可編程內(nèi)部連線PI（Programmable Intercon

5、nect）。CLB在器件中排列為陣列，周圍有環(huán)形內(nèi)部連線，IOB分布在四周的管腳上。FPGA也存在缺點，F(xiàn)PGA中，每個可編程的點都有電阻和電容。電阻和電容的使用減慢了信號的傳輸速度，所以FPGA的速度比傳統(tǒng)門陣列要低，而且，F(xiàn)PGA中互聯(lián)延遲是不可預(yù)測的。FPGA的基本特點主要有：    一、采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。     二、FPGA可做其它全定制或半定制ASIC電路的中試樣片。     三、FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。   

6、;  四、FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。     五、FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。    使用FPGA時，可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換

7、一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。4.1.2 VHDL簡介VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）是一種用來描述數(shù)字系統(tǒng)行為和結(jié)構(gòu)的硬件描述語言，被廣泛的運用于描述和仿真各

8、種數(shù)字系統(tǒng)，小到幾個門，大到許多復(fù)雜集成電路相連的系統(tǒng)。VHDL誕生于1982年，是由美國國防部開發(fā)的一種快速設(shè)計電路的工具，目前已經(jīng)成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫（Library Based）的設(shè)計的特點，因此設(shè)計者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在

9、系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計。4.1.3 VHDL程序語言基本設(shè)計一個VHDL語言的設(shè)計程序描述的是一個電路單元，這個電路單元可以是一個門電路，或者是一個計數(shù)器，也可以是一個CPU，一般情況下，一個完整的VHDL語言程序至少包括實體、結(jié)構(gòu)體和程序包三個部分。實體給出電路單元的外部輸入輸出接口信號和引用信息，結(jié)構(gòu)體給出了電路單元的內(nèi)部結(jié)構(gòu)和信號的行為特點，程序包定義在設(shè)計結(jié)構(gòu)體和實體中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等。第一部分是程序包，程序包是用VHDL語言編

10、寫的共享文件，定義在設(shè)計結(jié)構(gòu)體和實體中將要用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等，放在文件目錄名稱為IEEE的程序包庫中。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;第二部分是程序的實體，定義電路單元的輸入/輸出引腳名稱。程序的實體名稱可以任意取，但必須與VHDL程序的文件名稱相同。實體的標示符是ENTITY，實體以ENTITY開頭，以END結(jié)束。ENTITY fulladder ISPORT(a,b,Ci:in std_lo

11、gic;Co,s: out std_logic_vector(7 downto 0);END fulladder;其中，定義了a,b, Ci為輸入信號引腳，定義Co,s為輸出信號引腳。第三部分是程序的結(jié)構(gòu)體，具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。結(jié)構(gòu)體有三種描述方式，分別是行為（BEHAVIOR）描述方式、數(shù)據(jù)流（DATAFLOW）描述方式和結(jié)構(gòu)描述方式。其中數(shù)據(jù)流描述方式又被稱為寄存器（RTL）描述方式。結(jié)構(gòu)體以表示ARCHITECHTURE開頭，以END結(jié)尾。結(jié)構(gòu)體的名稱可以任取。architecture behav of fulladder isBEGINs<=a xor b xor

12、Ci;Co<=(a and b)or(a and Ci)or(b and Ci);END fulladder上面程序段中結(jié)構(gòu)體的描述方式屬于程序流描述方式。以上三段程序是一個完整的VHDL程序段，實現(xiàn)的功能是一位全加器。本設(shè)計中設(shè)置了兩種種波形，分別是三角波、方波。兩種波形通過一個2選1數(shù)據(jù)選擇器來實現(xiàn)選擇性輸出。4.1.4 設(shè)計工具簡介本次設(shè)計是基于Altera公司的QuartusII軟件。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多

13、種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫，使用它，可以簡化設(shè)計的復(fù)雜性，加快設(shè)計速度。QuartusII平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。此外，QuartusII通過和DSP Builder工具與Matlab/SIMULINK相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件設(shè)計、可編程邏輯設(shè)計于一體，是一種綜性的開發(fā)平臺。4.1.2 設(shè)計要求：（1）

14、產(chǎn)生方波、三角波、鋸齒波和正弦波的VHDL模塊程序（2）輸出波形選擇模塊程序（3）完成頂層、底層設(shè)計，仿真出結(jié)果(4)選擇合適的D/A轉(zhuǎn)換器觀察波形五、實現(xiàn)過程：5.1軟件設(shè)計流程：1.弄清設(shè)計原理圖。2.分別編寫四選一數(shù)字選擇器、方波發(fā)生器、三角波發(fā)生器、鋸齒波發(fā)生器、正弦波發(fā)生器并作為低層文件。3.建頂層文件，并調(diào)用底層文件，定義信號量進行列話語句。4.生成實驗原理電路圖。5.進行嵌入式邏輯分析，并改變其波形種類和頻率。5.2系統(tǒng)設(shè)計：基于VHDL語言設(shè)計一個多功能信號發(fā)生器，通過選擇輸入信號，可以輸出三角波、方波兩種信號。信號發(fā)生器的控制模塊可以選用數(shù)據(jù)選擇器實現(xiàn)，4種信號的數(shù)據(jù)選擇可以

15、使用4選1數(shù)據(jù)選擇器實現(xiàn)。5.3主要函數(shù)語句分析在程序設(shè)計中，主要使用的函數(shù)語句有兩種：If-else語句和case-when語句。這兩種語句也是VHDL程序設(shè)計中常用的語句。二者都屬于流程控制語句。流程控制語句通過條件控制開關(guān)決定是否執(zhí)行一條或幾條語句或重復(fù)執(zhí)行一條或幾條語句或跳過一條或幾條語句 。 IF語句是一種條件語句，它根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。IF語句的語句結(jié)構(gòu)有以下三種： IF 條件句 Then - 第一種IF語句結(jié)構(gòu) 順序語句 END IF IF 條件句 Then - 第二種IF語句結(jié)構(gòu) 順序語句 ELSE 順序語句 END IF IF 條件句

16、 Then - 第三種IF語句結(jié)構(gòu) 順序語句 ELSIF 條件句 Then 順序語句 . ELSE 順序語句 END IFCASE語句根據(jù)滿足的條件直接選擇多項順序語句中的一項執(zhí)行，CASE語句的結(jié)構(gòu)如下：CASE 表達式 ISWhen 選擇值 => 順序語句When 選擇值 => 順序語句.END CASE 當執(zhí)行到CASE語句時，首先計算表達式的值，然后根據(jù)條件句中與之相同的選擇值。執(zhí)行對應(yīng)的順序語句，最后結(jié)束 CASE語句。表達式可以是一個整數(shù)類型或枚舉類型的值，也可以是由這些數(shù)據(jù)類型的值構(gòu)成的數(shù)組。六、功能及代碼：6.1 四選一多路選擇器（choice4_2）：librar

17、y ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-程序包entity choice4_1 is-定義實體port(s:in std_logic_vector(1 downto 0);-信號選擇端口sd1,d2,d3,d4: in std_logic_vector(7 downto 0);-d1d2d3d4分別連接四個波形發(fā)生模塊y: out std_logic_vector(7 downto 0);-定義輸出信號端口end choice4_1;architecture behav of choice4_1 i

18、s-結(jié)構(gòu)體beginprocess(s)begincase s is-case when語句進行信號位的選擇when "00"=>y<=d1;when "01"=>y<=d2;when "10"=>y<=d3;when "11"=>y<=d4;when others=>null;end case;end process;-進程結(jié)束end behav;-結(jié)構(gòu)體結(jié)束 四選一選擇器6.2 方波發(fā)生器功能：產(chǎn)生方波，是通過交替送出全0和全1實現(xiàn)的，每32個時鐘翻轉(zhuǎn)一次l

19、ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fangbo isport(clkf,rf:in std_logic;qf:out std_logic_vector(7 downto 0);end entity;architecture behav of fangbo issignal a:bit;beginprocess(clkf,rf) -計數(shù)分頻variable cnt:integer range 0 to 32;begi

20、nif(rf='0') thena<='0'elsif clkf'event and clkf='1' thenif cnt<31 then -進行32分頻cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;process(clkf,a) -信號輸出beginif clkf'event and clkf='1' thenif a='1' thenqf<="11111111"else qf<

21、;="00000000"end if;end if;end process;end behav; 方波原理圖6.3 三角波信號發(fā)生器功能：產(chǎn)生的三角波以64個時鐘為一個周期，輸出q每次加減8。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sanjiaobo isport(clks:in std_logic;-時鐘信號rs:in std_logic;-復(fù)位信號qs:out std_logic_vector(

22、7 downto 0); -輸出信號end entity;architecture beha of sanjiaobo isbeginprocess(clks,rs)variable tmp:std_logic_vector(7 downto 0);variable a:std_logic;beginif(rs='0') then tmp:="00000000"elsif clks'event and clks='1' then if(a='0') thenif(tmp="11111000") th

23、en -tmp=248tmp:="11111111" a:='1'-信號計數(shù)完成，下一次改成遞減elsetmp:=tmp+8;-遞增end if;elseif tmp="00000111" then -tmp=7tmp:="00000000"a:='0'-信號計數(shù)完成，下一次改成遞增elsetmp:=tmp-8;-遞減end if;end if;end if;qs<=tmp;-信號輸出end process;end beha; 三角波原理圖6.4鋸齒波發(fā)生器library ieee;use iee

24、e.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; -程序包entity juchibo isport(clkj,rj:in std_logic;-定義clk、reset為輸入信號qj:out std_logic_vector(7 downto 0);-定義q為輸出信號end juchibo; -實體architecture behav of juchibo isbeginprocess(clkj,rj)-定義進程variable tmp:std_logic_vector(7 do

25、wnto 0);-定義變量，8位beginif rj='0'then-如果復(fù)位信號為0，tmp為0tmp:="00000000"elsif rising_edge(clkj) then-捕捉時鐘上升沿if tmp="11111111"then-如果tmp遞增至最大，增歸零tmp:="00000000"else -否則，tmp繼續(xù)遞增tmp:=tmp+1;end if;end if;qj<=tmp;-q等于變量tmpend process;-進程結(jié)束end behav;-結(jié)構(gòu)體結(jié)束 鋸齒波原理圖6.5 正弦波發(fā)生器

26、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sin isport(clksin,rsin:in std_logic;da:out BIT_vector(7 downto 0);end entity;architecture behav of sin issignal a:bit;beginprocess(clksin,rsin) -計數(shù)分頻variable cnt:integer range 0 to 256;begini

27、f(rsin='0') thena<='0'elsif clksin'event and clksin='1' thenif cnt<4 then -進行分頻cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;-process(clksin,a) process(a) variable tmp:std_logic_vector(7 downto 0);variable d:BIT_vector(7 downto 0);begin-if a='0

28、9; then-d:="00000000"-elsif clksin'event and clksin='1' thenif a'event and a='1' thenif tmp="00111111" thentmp:="00000000"elsetmp:=tmp+1;end if;case tmp iswhen "00000000"=>d:="11111111" when "00000001"=>d:=&quo

29、t;11111110"when "00000010"=>d:="11111100"when "00000011"=>d:="11111001" when "00000100"=>d:="11110101"when "00000101"=>d:="11101111"when "00000110"=>d:="11101001" when "000001

30、11"=>d:="11100001"when "00001000"=>d:="11011001"when "00001001"=>d:="11001111" when "00001010"=>d:="11000101"when "00001011"=>d:="10111010"when "00001100"=>d:="10101110&quo

31、t; when "00001101"=>d:="10100010"when "00001110"=>d:="10010110"when "00001111"=>d:="10001010" when "00010000"=>d:="01111100"when "00010001"=>d:="01100000"when "00010010"=>d

32、:="01100011" when "00010011"=>d:="01010111" when "00010100"=>d:="01001011"when "00010101"=>d:="01000000" when "00010110"=>d:="00110101" when "00010111"=>d:="00101011"when &quo

33、t;00011000"=>d:="00100010" when "00011001"=>d:="00011010" when "00011010"=>d:="00010011"when "00011011"=>d:="00001101" when "00011100"=>d:="00001000" when "00011101"=>d:="0

34、0000001"when "00011110"=>d:="00000001" when "00011111"=>d:="00000000" when "00100000"=>d:="00000000"when "00100001"=>d:="00000001" when "00100010"=>d:="00000001" when "0010001

35、1"=>d:="00001000"when "00100100"=>d:="00001101" when "00100101"=>d:="00010011" when "00100110"=>d:="00011010"when "00100111"=>d:="00100010" when "00101000"=>d:="00101011&qu

36、ot; when "00101001"=>d:="00110101"when "00101010"=>d:="01000000" when "00101011"=>d:="01001011" when "00101100"=>d:="01010111"when "00101101"=>d:="01100011" when "00101110"=&g

37、t;d:="01100000"when "00101111"=>d:="01111100"when "00110000"=>d:="10001001" when "00110001"=>d:="10010110"when "00110010"=>d:="10100010"when "00110011"=>d:="10101110" when &qu

38、ot;00110100"=>d:="10111010"when "00110101"=>d:="11000101"when "00110110"=>d:="11011001" when "00110111"=>d:="11011001"when "00111000"=>d:="11100001"when "00111001"=>d:="111

39、01001" when "00111010"=>d:="11101111"when "00111011"=>d:="11110101"when "00111100"=>d:="11111001" when "00111101"=>d:="11111100"when "00111110"=>d:="11111110"when "00111111&qu

40、ot;=>d:="11111111"when others=>null;end case;end if;da<=d SRL 1;-幅度調(diào)整end process;end behav; 正弦波原理圖6.6 系統(tǒng)頂層文件將上述5個模塊（正弦波sin、鋸齒波juchibo、三角波sanjiaobo、方波fangbo、4選1數(shù)據(jù)選擇器choice_1）封裝成為模塊文件，供頂層電路調(diào)用?？梢缘玫揭韵马攲游募篖IBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_unsigned.all;USE IEE

41、E.std_logic_arith.all;ENTITY boxing4 ISPORT(CLKIN,RIN:in std_logic;SINT:in std_logic_vector(1 downto 0);YOUT:out std_logic_vector(7 downto 0);END ENTITY boxing4;ARCHITECTURE BX4 OF boxing4 ISCOMPONENT choice4_1PORT(s:in std_logic_vector(1 downto 0); d1,d2,d3,d4: in std_logic_vector(7 downto 0); y: o

42、ut std_logic_vector(7 downto 0);END COMPONENT;COMPONENT fangboPORT(clkf,rf:in std_logic; qf:out std_logic_vector(7 downto 0) );END COMPONENT;COMPONENT sanjiaoboPORT(clks:in std_logic; rs:in std_logic; qs:out std_logic_vector(7 downto 0); END COMPONENT;COMPONENT sinPORT(clksin,rsin:in std_logic; da:out std_logic_vector(7 downto 0);END COMPONENT;COMPONENT juchiboPORT(clkj,rj:in std_logic; qj:out std_logic_vector(7 downto 0); END COMPONENT;SIGNAL net1,net2,net3,net4:std_l