基于某EDA技術(shù)地正弦波、方波、三角波、鋸齒波、四種波形發(fā)生器

1、實用標(biāo)準(zhǔn)梧州學(xué)院課程論文（2014 -2015 學(xué)年第2學(xué)期）課程論文題目：基于ED儆術(shù)的正弦波、方波、三角波、鋸齒波、四種波形發(fā)生器學(xué)生姓名：提交日期：2015年7月13日學(xué)生簽名學(xué) 號班級12級組員課程編號BJ9501001專業(yè)電子科學(xué)與技術(shù)課程名稱EDA技術(shù)與Verilog 語百任課教師教師評語：成績評定：分任課教師簽名：年 月 日目錄一、系統(tǒng)設(shè)計目的與要求 41.1 、前言 41.2 、功能要求： 51.3 、設(shè)計目的： 5二、設(shè)計方案以及原理說明 62.1 、設(shè)計方案 62.2 、原理說明 7三、設(shè)計內(nèi)容 83.1、 、正弦波發(fā)生器 83.2、 方波發(fā)生器 113.3、 三角波發(fā)生器

2、 123.4、 鋸齒波發(fā)生器 143.5、 波形的選擇 16四、心得體會 20五、參考文獻(xiàn) 21文案大全論文題目：基于eda術(shù)的正弦波、方波、三角波、鋸齒波、四種波形發(fā)生器學(xué)生姓名:摘要隨著ED儆術(shù)以及大規(guī)模集成電路技術(shù)的迅猛發(fā)展， 波形發(fā)生器的各方面性能指標(biāo)都達(dá)到了一個新的水平。采用 CPLD/FPG禱件在QuartuesII設(shè)計環(huán)境中 用Verilog HDL語言完成的波形發(fā)生器具有頻率穩(wěn)定性高，可靠性高，輸出波形 穩(wěn)定等特點。本文介紹了基于 ED儆術(shù)的波形發(fā)生器的研究與設(shè)計。本文采用VerilogHDL語言，運用LPM-ROMJ定的方法設(shè)計的波形發(fā)生器，經(jīng)過按鍵來選擇四種波形實現(xiàn)了正弦波

3、，方波，三角波，以及鋸齒波四種波形的輸出，經(jīng)過實際下載到FPG故驗板上，設(shè)計要求已經(jīng)完全實現(xiàn)。關(guān)鍵詞： Verilog HDL波形發(fā)生器 LPM-ROM FPGA實用標(biāo)準(zhǔn)一、系統(tǒng)設(shè)計目的與要求1.1 、前言隨著現(xiàn)代化集成電路和計算機技術(shù)的不斷飛躍發(fā)展，使得電子產(chǎn)品的設(shè)計在市場上的應(yīng)用更為廣泛，而且其實現(xiàn)方法的選擇也變得越來越多。基于電路板的設(shè)計方法是傳統(tǒng)電子產(chǎn)品通用的一中設(shè)計方案，這種方法是需要采用較多的固定功能器件，再通過這幾器件的設(shè)計配合，從而實現(xiàn)模擬電子產(chǎn)品的功能，這些工作的重點就在于如何選擇這些器件及怎樣設(shè)計電路板。由于可編程邏輯器件的出現(xiàn)和計算機性價比的提高，這影響了傳統(tǒng)的數(shù)字電子系

4、統(tǒng)的設(shè)計方法，對其進(jìn)行了解放性的革命?，F(xiàn)在要實現(xiàn)電子系統(tǒng)的功能是通過設(shè)計師自己設(shè)計的芯片來完成的，之后將傳統(tǒng)的固件選用及電路板設(shè)計工作放在芯片設(shè)計中進(jìn)行，這種方法是現(xiàn)代電子系統(tǒng)的設(shè)計方法。上個世紀(jì)九十年代以來， 由于復(fù)雜化、數(shù)字化和大規(guī)模集成化的電子產(chǎn)品設(shè)計系統(tǒng)的日趨成熟，使得各種電子系統(tǒng)的設(shè)計軟件也應(yīng)運而生。在這些專業(yè)化軟件中，EDA(Electronic Design Automation) 具有一定的代表性，EDA支術(shù)是一種基于芯片的現(xiàn)代電子系統(tǒng)設(shè)計方法。它的優(yōu)勢主要集中 在能用HDL語言進(jìn)行輸入、進(jìn)行PLD«編程器件)的設(shè)計與仿真等系統(tǒng)設(shè)計自動 化上；上個世紀(jì)九十年代，可編程

5、器件又出現(xiàn)了模擬可編程器件，由于受技術(shù)、可操作性及性價比的影響，今后EDA技術(shù)會向模擬可編程器件的設(shè)計與仿真方向發(fā)展，并占據(jù)市場的一定份額。ED徽術(shù)主要包括大規(guī)?？删幊踢壿嬈骷⒂布枋稣Z言、開發(fā)軟件工具及實驗開發(fā)系統(tǒng)4個方面。其中，大規(guī)?？删幊踢壿嬈骷抢?EDA技術(shù)進(jìn)行電子 系統(tǒng)設(shè)計的載體硬件，描述語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的主要表達(dá)手 段，開發(fā)軟件工具是利用EDAJ術(shù)進(jìn)行電子系統(tǒng)設(shè)計的智能化與自動化設(shè)計工具， 實驗開發(fā)系統(tǒng)則是提供芯片下載電路及 ED故驗、開發(fā)的外圍資源。數(shù)字化是電子設(shè)計的必由之路，這已成為共識。在數(shù)字化的道路上，我國的電子技術(shù)經(jīng)歷了一系列重大的變革。從應(yīng)用小

6、規(guī)模集成電路構(gòu)成電路系統(tǒng)，到廣泛地應(yīng)用微控制器或單片機（MCU）,在電子系統(tǒng)設(shè)計上發(fā)生了具有里程碑意義的飛躍。 電子產(chǎn)品正在以前所未有的速度進(jìn)行著革新，主要表現(xiàn)在大規(guī)?？删幊踢壿嬈骷膹V泛應(yīng)用。在可編程芯片CPLD區(qū)雜可編程邏輯器件）和FPGA現(xiàn)場可編程門陣列） 上實現(xiàn)電子系統(tǒng)的設(shè)計，必將成為今后電子系統(tǒng)設(shè)計的一個發(fā)展方向。所以電子設(shè)計技術(shù)發(fā)展到今天，又將面臨另一次更大意義的突破，即CPLD/FPGAE EDA但子設(shè)計自動化）基礎(chǔ)上的廣泛應(yīng)用。本設(shè)計將采用基于 VHDL 的EDA設(shè)計來實現(xiàn)波形發(fā)生器的各種功能。1.2 、功能要求：（ 1）可產(chǎn)生題目要求的幾種波形（ 頻率可調(diào) , 一個波形周期不

7、少于64 點 ） ，利用DAC083輸出，用示波器觀察。（ 2）具有波形選擇、起動、停止功能。（3）利用數(shù)碼LED管或液晶顯示工作狀態(tài)。1.3 、設(shè)計目的：（ 1）本次課程設(shè)計的目的是為了培養(yǎng)我們在動手方面要能夠獨立自主的完成的能力。文案大全實用標(biāo)準(zhǔn)(2)讓我們更加理解VerilogHDL語言以及熟練應(yīng)用。(3) 了解FPGA勺外圍器件的應(yīng)用以及硬件電路的設(shè)計原理二、設(shè)計方案以及原理說明2.1、 設(shè)計方案本系統(tǒng)由FPGAQ編程門陣列)，數(shù)模轉(zhuǎn)換，時鐘(提供clk信號)等組成。 全部為FPGA式驗箱所有，不需要增加任何器件。用 FPGAT生的255 0的計數(shù) 值輸入到DAC083以，將產(chǎn)生對應(yīng)的

8、模擬信號。本系統(tǒng)采用的是軟硬件結(jié)合的方 法。由于一個周期內(nèi)的任意波形的離散樣點數(shù)對硬件實現(xiàn)的復(fù)雜性直接產(chǎn)生影響， 因此，為了簡化硬件存儲器件的規(guī)模，取 128個樣點進(jìn)行討論。具體做法是先對一個周期進(jìn)行128點采樣，然后依次存于 ROMfr,再以fs 頻率給出地址碼，控制存儲器周期的讀出數(shù)據(jù)，并經(jīng) D A轉(zhuǎn)換和模擬放大，便 能得到一定的頻率的周期信號。因此周期信號的頻率為fo=fs/M.其中M為采樣點個數(shù)，本設(shè)計中取值為128; fs為存儲器讀出頻率。顯然，通過改變讀出頻率 fs,便可獲得不同頻率的周期信號fo.。系統(tǒng)結(jié)構(gòu)圖如圖1所示。波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖：圖12.2、 原理說明以正弦波為例

9、說明。完整的波形發(fā)生器由三部分組成：由計數(shù)器構(gòu)成的地址信號發(fā)生器、波形數(shù)據(jù) RO防口 D/A。在FPGA勺頂層文件中，計數(shù)器通過外來控 制信號和高速時鐘信號向波形數(shù)據(jù) ROMg出地址信號，輸出波形的批評你率由發(fā) 出的地址信號的速度決定；當(dāng)以固定的頻率掃描輸出地址時，輸出波形是固定頻率， 而當(dāng)以周期性時變方式掃描輸出地址時，則輸出波形為掃頻信號。波形數(shù)據(jù)ROM中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或者三角波數(shù)據(jù)等。當(dāng)接受來自FPGA的地址信號后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)。 波形數(shù)據(jù)ROMT以由多種方式 實現(xiàn)，如在FPGA外面外接普通ROM®者由FPGA中白EAB模塊相當(dāng)，即利用 LPM-

10、RO陳實現(xiàn)。D/A轉(zhuǎn)換器負(fù)責(zé)將ROM俞出的數(shù)據(jù)轉(zhuǎn)換成模擬信號，經(jīng)過濾波電路后輸出。輸出波形的頻率上限與D/A轉(zhuǎn)換器件的轉(zhuǎn)換速度有重要關(guān)系，我們的試驗箱上用 的是 DAC0832DAC083犯8位并行、中速（其轉(zhuǎn)換時間1us）、電流型D/A轉(zhuǎn)換芯片。DAC0832 內(nèi)部由三部分組成，“8位輸入寄存器”用于存放 CPUX來的數(shù)字量，使輸入數(shù) 字量得到緩沖和鎖存，由加以控制?！?位DAC寄存器”用于存放待轉(zhuǎn)換的數(shù)字 量，由控制?！?位D/A轉(zhuǎn)換電路”由8位T型網(wǎng)路和電子開關(guān)組成，電子開關(guān) 受“8位DACJ存器”輸出控制，T型電阻網(wǎng)路能輸出與數(shù)字量成正比的模擬電 流。因此，DAC0832!常需要外接運

11、放才能彳#到模擬輸出電壓。DAC083常有20 條引腳，雙列直插式封裝。數(shù)字輸入線DI7DI0 （8條）DI7DI0常和CPl據(jù)總線相連，用于輸入CPU送來的待轉(zhuǎn)換數(shù)字里，DI7 為最高位。 控制線（5條）為片選線。當(dāng)為低電平時，本片被選中工作；當(dāng)為高電平時， 本片不被選中工作。 輸出線3條為運算放大器的反饋線，常接到運放的輸出端。和為兩條模擬電 流輸出線。+為一常數(shù)。 電源線（4條）VCC為電源輸入線，可在+5+15V范圍捏；為參考電壓，一 股在-10+10V范圍內(nèi)，由穩(wěn)壓電源提供；DGNM數(shù)字地線；AGND；模擬量地線。 通常接在一起。三、設(shè)計內(nèi)容3.1、正弦波發(fā)生器正弦波信號波形數(shù)據(jù)文件

12、的建立ROW的地址線寬為8,數(shù)據(jù)線寬為8,其中的正弦波波形數(shù)據(jù)由128個點構(gòu) 成，此數(shù)據(jù)經(jīng)DAC0832可在示波器上觀察到正弦波形。 ROM中的波形文件建立 如圖：Addr叫+2M*51用T皿803C92939EA5AAC8B0的目匚C1C6tBDOD5.10DADEE2E6EAEDF0F313F5F8FAFEFDFEFEFF20FFFFFEFEFDFBFAFE23F5F3F0EDEAk邑IClE2DE3。DAD5回C0C6BC郎3300AAAS9E93KBCS6407F?9二606?615A56修4F49433£39342F2Aso25211D191512OFac53gL05040

13、20101006。QQQ001C1噩OS076SOAOCOF151S伯ID2170252A2F39?三4349784F555A61676D7379文案大全實用標(biāo)準(zhǔn)(2) LPM_RO蛙制選菜單 tools - MegaWizard Plug-In Manager,選擇 Create a new.,然后按next,進(jìn)入。選中LPM-ROM最后在Browse下的欄中鍵入路徑與 輸出文件名單擊Next ,選才? ROM勺數(shù)據(jù)位寬度為8,地址線寬度為8,即設(shè)置此ROM 能存儲8位二進(jìn)制數(shù)據(jù)共128個，然后進(jìn)入。 打開已經(jīng)定制的ROMC件，觀察文件中的實體表達(dá)、COMPON皿，例化語句和初始化文件的路徑

14、和文件名。 最后將其設(shè)置為工程，并確定目標(biāo)器件，進(jìn)行測試，仿真波形如圖所示。1 1一 , 1it;330 3 2120.0 g 1C0.0 as £D0 D ns 西& 0 皿 2B0 0 ns 32(120 S nsi5 ns卮3 包注e u sH0£酶雍恒硬海國酶鮑或強萍©函翹甑恒場燉頌inrl o elftf rA-豆司qM83匚忙國旭旺就優(yōu)幅解醫(yī)口看:®粗號3：建懦以5fcls忙忙任歸需完成正弦信號發(fā)生器頂層文件的設(shè)計和測試以下是正弦信號發(fā)生器的頂層設(shè)計。 其中調(diào)用了如上所說的ROM1塊、ROM中的數(shù)據(jù)文件源程序:module zheng

15、xuanbo(RST,CLK,EN,Q);output 7:0 Q; /input EN,CLK,RST;wire 6:0 TMP;reg 6:0 Q1;/定義輸出Q為8位/定義EN,CLK,RS輸入變量/定義TMM間變量為網(wǎng)線型定義Q1為寄存器always (posedge CLK or negedge RST) /CLK 上升沿或者 RSTT降沿觸if (!RST) Q1<=7'B0000000;else if(EN)/Q1<=Q1+1;else Q1<=Q1;/assign TMP=Q1;/Q1/8位計數(shù)器如果EN為1, Q1力口 1否則Q1不加賦值給TMPzh

16、eng IC1(.address(TMP),.inclock(CLK),.q(Q);Endmodule仿真波形:LrmnrLnLrmLTLRnrm_rLRnnnrLrLrm 功能描述：CLK為時鐘彳S號，EN為使能,高電平有效(6)正弦波發(fā)生器實體圖：3.2、方波發(fā)生器方波信號波形數(shù)據(jù)文件的建立如圖所示:Addr旬1甸2+4+5*700ao000。QO0000oa0£0000oa00000(00001CaoDO口口00Mac00na15口。00?？贑O口口QDOQ200000oa州QO00QCoa2S00DOoa00CDao00oa300000no00000000oa3$ao0D00

17、0000anon0040FFFFFFFFFFFFFFFF4fiFFFFFFFFFFFFFFFFSCFFFFFFFFFFFFFFFF曲FFFFFFFFFFFFFFFFGOFFFFFFFFFFITFFFF6£FFFFFFFFFFFFFFFF70FFFFFFFFFFFFfFFFFFFFFFFFFFFFFFLPMROMJ定制與正弦波同方波發(fā)生器的頂層文件的建立和測試 源程序:module fangbo(RST,CLK,EN,Q);output 7:0 Q; / 定義輸出Q為8位input EN,CLK,RST; / 定義 EN,CLK,RS輸入變量wire 6:0 TMP;/定義TMM間變量

18、為網(wǎng)線型reg 6:0 Q1;/ 定義Q1為寄存器always (posedge CLK or negedge RST) /CLK上升沿或者 RSTT降沿觸發(fā)if (!RST) Q1<=7'B0000000;/8 位計數(shù)器else if(EN)/如果 EN為 1, Q1 力口 1Q1<=Q1+1;else Q1<=Q1;/ 否則 Q1 不加assign TMP=Q1; /Q1 賦值給 TMPfang IC1(.address(TMP),.inclock(CLK),.q(Q);EndmoduleCLK為時鐘信號，EN為波形啟動鍵,高電平有效由仿真圖可以看出，滿足產(chǎn)生方波

19、的要求。方波發(fā)生器實體圖：；- 11ii iKaiiiHmaiiiiaiii mi iniiBiiiaiiHaiiiaMH iiiiiBiiii- r 悟ri。 5彳一汽d叼正叫7- _b> in dock i "- |r 步,. .Z ： rfet1 5 .y iLLF LLL_._Lr 夕 K3.3、 三角波發(fā)生器三角波信號波形數(shù)據(jù)文件的建立如圖所示：Addr7+1+3+4+£可-700卬Q403OC10141B1G20242B2C.30343B3C104044484C.5G5+=r5C16印63SC.707+767C20SOB3E7SB肝羽979B2B9FA3A

20、7ABAFB3B7B0如SFC3C7ca訐D3二：DS鄭DFE3E7EBEFF3F7二E40FFF0F7F3EFEBE7E3DFDBD7D3-CFCBC7C3小SFSBB7B3AFABA742印&F9B9793斯SBB783伊807C7B74706C福64弗5c5SW如44如3G其14_5Q_2C_2fi_2-邙2C1Gn10oc;£04LPMROMJ定制與正弦波相同三角波發(fā)生器的頂層文件的建立和測試。源程序：module sanjiao(RST,CLK,EN,Q);output 7:0 Q; /定義輸出Q為8位input EN,CLK,RST; / 定義 EN,CLK,RS

21、輸入變量wire 6:0 TMP;/定義TMM間變量為網(wǎng)線型reg 6:0 Q1;/ 定義Q1為寄存器always (posedge CLK or negedge RST) /CLK 上升沿或者 RSTT降沿觸發(fā)if (!RST) Q1<=7'B0000000;/8 位計數(shù)器else if(EN)/如果 EN為 1, Q1 力口 1Q1<=Q1+1;else Q1<=Q1;/否則Q1不加assign TMP=Q1; /Q1 賦值給 TMPsan IC1(.address(TMP),.inclock(CLK),.q(Q);Endmodule仿真波形: 功能描述：CLK為

22、時鐘彳S號，EN為波形啟動鍵,高電平有效 由仿真圖可以看出，滿足產(chǎn)生三角波的要求。三角波發(fā)生器實體圖:, 5 juiHiiianivisnimm imTin ran iirimii m, r an miriii can nvi i r*；F座? ：san：名- j:addreasS.O 23k> incbck-ft i$ i *1#;夕 !- "w1 p IT-F.-TT-F-一一< IT-<3.4、 鋸齒波發(fā)生器鋸齒波信號波形數(shù)據(jù)文件的建立如圖所示：Addr*1甸+3*4* 5*S |“I0000-10305Q7090BCD呼QF11131517191B1D101

23、FZ1232527292B2Dia2F3133353739303D203F+143454749-b4D2£4F5153555759SB5D505F616365C7696EBD翦6F71737677797B7D407F£3部87B98BSD購BF卯939S8799WESD印9FA1A3A5A7A9ABAD即AFB1日3B5-97日9BB£加BFC1C3CSC7C9CBCD然CFD3口總D7D9D9CD70DF口E3E5E7E9EBED_聲才F1F3F5F7四F0FDLPMROMJ定制與正弦波同鋸齒波發(fā)生器的頂層文件的建立和測試源程序:module juchi(RST

24、,CLK,EN,Q);output 7:0 Q; /定義輸出Q為8位input EN,CLK,RST; / 定義 EN,CLK,RS輸入變量wire 6:0 TMP;/定義TMM間變量為網(wǎng)線型reg 6:0 Q1;/ 定義Q1為寄存器always (posedge CLK or negedge RST) /CLK上升沿或者 RST下降沿觸發(fā)if (!RST) Q1<=7'B0000000;/8 位計數(shù)器else if(EN)/如果 EN為 1, Q1 加 1Q1<=Q1+1;else Q1<=Q1;/ 否則 Q1 不加文案大全assign TMP=Q1;/Q1賦值給T

25、MPju IC1(.address(TMP),.inclock(CLK),.q(Q);Endmodule仿真波形如圖所示: 功能描述：CLK為時鐘彳S號，EN為波形啟動鍵，高電平有效 由仿真圖可以看出，滿足產(chǎn)生鋸齒波的要求。鋸齒波發(fā)生器實體圖:-一名；7 % li,. i inst| g ,.3.5、 波形的選擇(1)源程序：module xuan(OUT,IN0,IN1,IN2,IN3,SEL);output 7:0 OUT;/ 定義輸出 OUT 為 8 位input 7:0 IN0;/定義四路波形輸入input 7:0 IN1;實用標(biāo)準(zhǔn)input 7:0 IN2;input 7:0 IN3

26、;input 1:0 SEL;/ 選擇波形reg 7:0 OUT;always(SEL or IN0 or IN1 or IN2 or IN3) begincase(SEL)0 :OUT= IN0;/當(dāng)SEL為0,輸出正弦波1 :OUT= IN1;/當(dāng)SEL為1,輸出方波2 :OUT= IN2;/當(dāng)SEL為2,輸出三角波3 :OUT= IN3;/當(dāng)SEL為3,輸出鋸齒波default :OUT = 8'bX;/OUT為8位endcaseend endmodule 仿真波形文案大全實用標(biāo)準(zhǔn)iiinj atcfi 曲惜prn$Vassar Tint 的二19 TS qi1 r Fowtsr

27、1M.T5 rsjitenil115.01 nsSirt城7»0 ls I出 73151D.E嗚 由U而位.1巧 期0皿 里M嘩圳1 1 m I i!i I mnriimwnnnmarH九miTwnr£Mwr.7.盟71m N訴T-ffl 功能描述：clkl為時鐘輸入信號當(dāng)SEL為“00”時，輸出為正弦波;當(dāng)SEL為“01”時，輸出為方波；當(dāng)SEL為“10”時，輸出為三角波;當(dāng)SEL為“11”時，輸出為鋸齒波;EN為波形啟動，停止鍵。波形發(fā)生器總體結(jié)構(gòu)圖：引腳鎖定TolorsbonGeneral FtintianSpecial Ftinztior1lGLKPIN第Dedicated Input2_>ENPIN_8Row I/O3tFQ0PIN_41Colum 的4QQ【1】PIN_42Coliwrin IJOLOCX5妙Q團(tuán)PIN_6SColLimrf I JO6Qq同PIN_S7Coliwrin I/