組合邏輯電路設(shè)計設(shè)計05(第五章A-傳統(tǒng)設(shè)計)(1)

1、數(shù)字電路與邏輯設(shè)計數(shù)字電路與邏輯設(shè)計楊泓淵楊泓淵帶著問題去學習帶著問題去學習1 1、什么是組合邏輯電路？有何特點？、什么是組合邏輯電路？有何特點？2 2、如何分析給定組合邏輯電路的功能？、如何分析給定組合邏輯電路的功能？3 3、組合邏輯的設(shè)計步驟？、組合邏輯的設(shè)計步驟？4 4、在組合邏輯設(shè)計過程中，、在組合邏輯設(shè)計過程中， design design 與與synthesissynthesis有什么不同？有什么不同？5 5、實現(xiàn)組合邏輯有哪些方式？針對不同的實、實現(xiàn)組合邏輯有哪些方式？針對不同的實現(xiàn)方式，設(shè)計方法有什么不同？現(xiàn)方式，設(shè)計方法有什么不同？第第5 5章：組合邏輯電路章：組合邏輯電路5

2、-1 5-1 概述概述5-2 5-2 組合邏輯電路分析組合邏輯電路分析5-3 5-3 組合邏輯設(shè)計組合邏輯設(shè)計5-4 5-4 競爭與冒險競爭與冒險吉林大學儀器科學與電氣工程學院：數(shù)字電路與邏輯設(shè)計吉林大學儀器科學與電氣工程學院：數(shù)字電路與邏輯設(shè)計5-1 5-1 概述概述數(shù)字電路與邏輯設(shè)計：第數(shù)字電路與邏輯設(shè)計：第4章章 組合邏輯電路組合邏輯電路n 組合邏輯電路定義組合邏輯電路定義 若一個邏輯電路在任何時刻的輸出穩(wěn)若一個邏輯電路在任何時刻的輸出穩(wěn)定信號僅取決于該時刻的輸入信號，定信號僅取決于該時刻的輸入信號，而與過去的輸入信號無關(guān)，而與過去的輸入信號無關(guān)，或者與輸或者與輸入信號作用前的電路狀態(tài)無

3、關(guān)入信號作用前的電路狀態(tài)無關(guān)，則該，則該邏輯電路稱為邏輯電路稱為組合邏輯電路組合邏輯電路。n 組合邏輯電路特點：組合邏輯電路特點：1. 功能：任意時刻的輸出僅取決于輸入功能：任意時刻的輸出僅取決于輸入2. 電路結(jié)構(gòu)：不含存儲或記憶元件電路結(jié)構(gòu)：不含存儲或記憶元件組合邏輯電路組合邏輯電路1a2ana1y2ymy組合邏輯電路的框圖組合邏輯電路的框圖組合邏輯電路的輸入組合邏輯電路的輸入/ /輸出關(guān)輸出關(guān)系可以用邏輯函數(shù)來表示。系可以用邏輯函數(shù)來表示。n 組合邏輯電路的類型組合邏輯電路的類型 單輸出組合邏輯電路單輸出組合邏輯電路 多輸出組合邏輯電路多輸出組合邏輯電路 5-2 5-2 組合邏輯電路分析組

4、合邏輯電路分析數(shù)字電路與邏輯設(shè)計：第數(shù)字電路與邏輯設(shè)計：第4章章 組合邏輯電路組合邏輯電路依據(jù)給定邏輯電路，找出其輸出與輸入之間的依據(jù)給定邏輯電路，找出其輸出與輸入之間的邏輯關(guān)系。邏輯關(guān)系。 組合邏輯電路分析的一般步驟：組合邏輯電路分析的一般步驟：1. 依據(jù)電路寫出輸出函數(shù)表達式，對表達式進依據(jù)電路寫出輸出函數(shù)表達式，對表達式進行化簡；行化簡；2. 列寫真值表，對其功能進行總結(jié)；列寫真值表，對其功能進行總結(jié)； 組合邏輯電路分析舉例組合邏輯電路分析舉例P1P2P3P4P5P65-3 組合邏輯設(shè)計組合邏輯設(shè)計n 根據(jù)題目要求完成根據(jù)題目要求完成邏輯功能邏輯功能設(shè)計，并在設(shè)計，并在特定特定條件條件下

5、下實現(xiàn)實現(xiàn)該邏輯功能，這一過程稱為該邏輯功能，這一過程稱為“邏輯邏輯設(shè)計設(shè)計”。n 邏輯設(shè)計是邏輯分析的逆過程。邏輯設(shè)計是邏輯分析的逆過程。n 在實際應(yīng)用中，設(shè)計要求一般以文字形式在實際應(yīng)用中，設(shè)計要求一般以文字形式給出，因此邏輯設(shè)計的首要任務(wù)是將給出，因此邏輯設(shè)計的首要任務(wù)是將文字文字描述描述抽象為抽象為邏輯關(guān)系邏輯關(guān)系（從邏輯代數(shù)角度給（從邏輯代數(shù)角度給出其描述）。出其描述）。n對于組合邏輯設(shè)計而言，即從對于組合邏輯設(shè)計而言，即從“問題描述問題描述”抽象出抽象出“邏輯表達式邏輯表達式”。n 在實現(xiàn)邏輯設(shè)計時，根據(jù)所采用在實現(xiàn)邏輯設(shè)計時，根據(jù)所采用物理器件物理器件的不同（的不同（基本元件如各

6、種邏輯門基本元件如各種邏輯門，中規(guī)模中規(guī)模功能塊功能塊，CPLD/FPGA等大規(guī)模電路等大規(guī)模電路），需），需要對要對邏輯表達式邏輯表達式進行必要的變換，以適應(yīng)進行必要的變換，以適應(yīng)物理器件的結(jié)構(gòu)。物理器件的結(jié)構(gòu)。一、邏輯抽象一、邏輯抽象n 分析因果關(guān)系，確定輸入分析因果關(guān)系，確定輸入/ /輸出變量輸出變量n 定義邏輯狀態(tài)的含意（賦值）定義邏輯狀態(tài)的含意（賦值）二、邏輯功能描述二、邏輯功能描述： 列出真值表列出真值表，布爾表達式，布爾表達式，HDLHDL語言等語言等三、選定三、選定器件類型，根據(jù)具體器件進行調(diào)整器件類型，根據(jù)具體器件進行調(diào)整：n （基本邏輯門）對邏輯式化簡（基本邏輯門）對邏輯式

7、化簡n （中規(guī)模邏輯器件（中規(guī)模邏輯器件MSIMSI）變換）變換n （PLDPLD）將）將HDLHDL語句封裝為完整程序代碼語句封裝為完整程序代碼四、畫出邏輯電路圖，或下載到四、畫出邏輯電路圖，或下載到PLDPLD組合邏輯設(shè)計步驟組合邏輯設(shè)計步驟5-3-1 5-3-1 基于門電路的組合邏輯設(shè)計基于門電路的組合邏輯設(shè)計例例1: (1: (直接由問題描述寫出邏輯表達式直接由問題描述寫出邏輯表達式，1 1類類) )設(shè)計一家庭報警電路，當應(yīng)急（設(shè)計一家庭報警電路，當應(yīng)急（PANICPANIC）輸）輸入為入為1 1；或者當使能；或者當使能(ENABLE)(ENABLE)輸入為輸入為1 1，離開，離開(E

8、XITING)(EXITING)輸入為輸入為0 0，并且房屋不安全時，報，并且房屋不安全時，報警警(ALARM)(ALARM)輸出為輸出為1 1。當門當門(DOOR)(DOOR)，窗，窗(WINDOW)(WINDOW)，車庫，車庫(GARAGE)(GARAGE)輸輸入都為入都為1 1時，房屋是安全的。時，房屋是安全的。例例2：( (無法直接寫出邏輯表達式，無法直接寫出邏輯表達式，2 2類類) ) 設(shè)計一個設(shè)計一個3位二進制數(shù)的檢測電路，當輸入位二進制數(shù)的檢測電路，當輸入的的3位二進制數(shù)為質(zhì)數(shù)時，輸出為位二進制數(shù)為質(zhì)數(shù)時，輸出為1。4bit4bit素數(shù)檢測電路素數(shù)檢測電路例例3 3: (: (無

9、法直接寫出邏輯表達式，無法直接寫出邏輯表達式，2 2類類) )設(shè)計一個設(shè)計一個1bit全加器全加器。輸入輸入 X,Y,CI 輸出輸出 Z,CO例例4 4： 含有無關(guān)項的組合邏輯設(shè)計含有無關(guān)項的組合邏輯設(shè)計 四舍五入電路四舍五入電路 輸入輸入8421BCD8421BCD碼，輸出碼，輸出F F。(5,6,7,8,9)(10,11,12,13,14,15)Fmd無關(guān)項：無關(guān)項：在實際邏輯問題中，不會出現(xiàn)的輸在實際邏輯問題中，不會出現(xiàn)的輸入變量取值組合，其對應(yīng)的函數(shù)值無定義入變量取值組合，其對應(yīng)的函數(shù)值無定義，可以是，可以是0，也可以是，也可以是1。這種輸入變量取這種輸入變量取值組合對應(yīng)的最小項稱為無

10、關(guān)項。值組合對應(yīng)的最小項稱為無關(guān)項。在列函在列函數(shù)的標準與或式時，其可以作為最小項之數(shù)的標準與或式時，其可以作為最小項之一在和式中出現(xiàn)，也可以不在和式中出現(xiàn)一在和式中出現(xiàn)，也可以不在和式中出現(xiàn)，依據(jù)最簡表達式的需要進行取舍。，依據(jù)最簡表達式的需要進行取舍。無關(guān)項無關(guān)項課后請對照教材學習以下內(nèi)容課后請對照教材學習以下內(nèi)容常用中規(guī)模集成（組合邏輯）電路：常用中規(guī)模集成（組合邏輯）電路：編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)值比較器，數(shù)值比較器，要求：分析并熟悉其邏輯功能特點（教材要求：分析并熟悉其邏輯功能特點（教材P145 P160）。）。 10-10010-1

11、00邏輯門。邏輯門。 常用組合邏輯電路集成而來。常用組合邏輯電路集成而來。 專有一種基本功能，并可改裝、重組專有一種基本功能，并可改裝、重組為其他邏輯功能。為其他邏輯功能。5-3-2 5-3-2 基于中規(guī)模集成（組合邏輯）電路的組基于中規(guī)模集成（組合邏輯）電路的組合邏輯設(shè)計合邏輯設(shè)計一、二進制加法器一、二進制加法器能夠并行產(chǎn)生兩個能夠并行產(chǎn)生兩個N位二進制數(shù)的位二進制數(shù)的“算術(shù)和算術(shù)和”的邏輯部件。的邏輯部件。* 逐位進位二進制加法器逐位進位二進制加法器 ripple adder74LS82,74LS83: 4位位串行串行進位加法器進位加法器* * 超前進位二進制并行加法器超前進位二進制并行加

12、法器根據(jù)根據(jù)所有輸入信號所有輸入信號同時產(chǎn)生同時產(chǎn)生各個進位各個進位。1()iiiiiiCAB CABiPiG74x283 74x83A： 4bit超前進位二進制全加器，管腳結(jié)構(gòu)。超前進位二進制全加器，管腳結(jié)構(gòu)。二、編碼器（二、編碼器（ encoders）2N個輸入個輸入N個輸出個輸出其他輸入輸出控制端其他輸入輸出控制端普通編碼器普通編碼器優(yōu)先編碼器優(yōu)先編碼器普通編碼器的問題（沖突）普通編碼器的問題（沖突）74LS148 8線線-3線優(yōu)先編碼器線優(yōu)先編碼器EI： 使能輸入使能輸入 EO：使能輸出：使能輸出GS：編碼有效輸出：編碼有效輸出I7I0：編碼編碼輸入輸入A2A0：編碼輸出編碼輸出“0”

13、為為有效輸入電平有效輸入電平74LS148 功能表功能表二二-十進制編碼器：十進制編碼器：74LS147將輸入（代表十進制數(shù)字）編碼為將輸入（代表十進制數(shù)字）編碼為8421BCD碼碼三、譯碼器（三、譯碼器（decoders）編碼器的逆過程編碼器的逆過程 。分類分類二進制譯碼器二進制譯碼器 二二- -十進制譯碼器十進制譯碼器 七段七段譯碼器譯碼器將將N個輸入變量變換為個輸入變量變換為2N個輸出，每個輸出個輸出，每個輸出對應(yīng)對應(yīng)N個變量的一個最小項或者最大項個變量的一個最小項或者最大項（取（取決于電路結(jié)構(gòu)）。決于電路結(jié)構(gòu)）。 二進制譯碼器二進制譯碼器N個輸入個輸入2N個輸出個輸出一個或多個使能端一

14、個或多個使能端74x138 (又稱又稱3-8 譯碼器譯碼器)Y0 = ? 使能使能 輸入碼值輸入碼值 譯碼結(jié)果輸出譯碼結(jié)果輸出譯碼器的級聯(lián)譯碼器的級聯(lián)EN_L:總體使能總體使能N3:片選端片選端 七段譯碼器七段譯碼器74LS47功能描述：功能描述：BI 熄滅（輸出全熄滅（輸出全0）LT 燈測試（輸出全燈測試（輸出全1）RBI 滅零滅零74LS47 共陽數(shù)碼管驅(qū)動共陽數(shù)碼管驅(qū)動IC OC輸出輸出74LS49 共陰數(shù)碼管驅(qū)動共陰數(shù)碼管驅(qū)動IC OC輸出輸出 二二 十進制譯碼器十進制譯碼器與二進制譯碼器功能類似，參考教材與二進制譯碼器功能類似，參考教材P148P148。四、數(shù)據(jù)選擇器（四、數(shù)據(jù)選擇器

15、（multiplexer）2N個數(shù)據(jù)輸入，個數(shù)據(jù)輸入，N個選擇信號輸入，個選擇信號輸入，依據(jù)依據(jù)N個選擇信號的取值從個選擇信號的取值從2N個輸入數(shù)據(jù)中選個輸入數(shù)據(jù)中選擇一個送到輸出端。擇一個送到輸出端。BAD0D1D2D3Y000XXX000100010010011001010100101110011001001101100111010011111四選一四選一數(shù)據(jù)選擇器數(shù)據(jù)選擇器真值表真值表74x151 8選選1MUX數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱多路選擇器，多路開關(guān)，簡寫又稱多路選擇器，多路開關(guān)，簡寫為為MUX。74x157 4bit 2選1MUX* 多路分配器（多路分配器（Demultiplex

16、er） 又稱數(shù)據(jù)分配器，常用又稱數(shù)據(jù)分配器，常用DEMUXDEMUX表示。其結(jié)構(gòu)表示。其結(jié)構(gòu)與多路選擇器正好相反。是一種單輸入，與多路選擇器正好相反。是一種單輸入，多輸出的邏輯部件。輸入數(shù)據(jù)從哪一路輸多輸出的邏輯部件。輸入數(shù)據(jù)從哪一路輸出由選擇控制輸入決定。出由選擇控制輸入決定。四、數(shù)值比較器四、數(shù)值比較器 （ comparator）用于比較兩個用于比較兩個4位自然位自然二進制數(shù)的大小。二進制數(shù)的大小。4位比較器構(gòu)成位比較器構(gòu)成12位比較器位比較器基于中規(guī)模集成電路的組合邏輯設(shè)計方法基于中規(guī)模集成電路的組合邏輯設(shè)計方法 在熟悉并深刻理解常用中規(guī)模邏輯部件功在熟悉并深刻理解常用中規(guī)模邏輯部件功能

17、的基礎(chǔ)上，將問題轉(zhuǎn)化為選用邏輯部件能的基礎(chǔ)上，將問題轉(zhuǎn)化為選用邏輯部件的功能。設(shè)計時應(yīng)充分利用邏輯部件的功的功能。設(shè)計時應(yīng)充分利用邏輯部件的功能以及各個控制端，在門電路的基礎(chǔ)上將能以及各個控制端，在門電路的基礎(chǔ)上將問題進行進一步的抽象化，類似匯編語言問題進行進一步的抽象化，類似匯編語言與高級程序設(shè)計語言之間的關(guān)系（如與高級程序設(shè)計語言之間的關(guān)系（如C C）。）。* 設(shè)計實例設(shè)計實例1 1、用、用3-83-8譯碼器譯碼器74LS13874LS138結(jié)合必要的邏輯門實現(xiàn)邏輯函數(shù)：結(jié)合必要的邏輯門實現(xiàn)邏輯函數(shù)：)7 , 3 , 2 , 0(mF畫出邏輯連接圖。畫出邏輯連接圖。邏輯圖邏輯圖邏輯圖邏輯圖

18、5-3-3 基于基于VHDL的組合邏輯設(shè)計的組合邏輯設(shè)計本部分內(nèi)容單獨講解本部分內(nèi)容單獨講解5-4 5-4 競爭與冒險競爭與冒險競爭競爭冒險冒險 (hazard)(hazard)毛刺毛刺 (glitch)(glitch)數(shù)字電路與邏輯設(shè)計：第數(shù)字電路與邏輯設(shè)計：第4章章 組合邏輯電路組合邏輯電路 競爭與冒險的產(chǎn)生競爭與冒險的產(chǎn)生 在邏輯電路中，多個輸入信號在傳輸過程在邏輯電路中，多個輸入信號在傳輸過程中受中受邏輯門固有延遲邏輯門固有延遲、邏輯門級數(shù)邏輯門級數(shù)、導(dǎo)線導(dǎo)線長度長度等因素的影響，導(dǎo)致其到達輸出端的等因素的影響，導(dǎo)致其到達輸出端的時間有先有后，這種現(xiàn)象稱為競爭現(xiàn)象。時間有先有后，這種現(xiàn)象稱為競爭現(xiàn)象。 由于競爭可能導(dǎo)致邏輯由于競爭可能導(dǎo)致邏輯電路產(chǎn)生電路產(chǎn)生錯誤的輸出錯誤的輸出，稱為稱為冒險冒險。組合邏輯電。組合邏輯電路中的冒險是一種瞬態(tài)路中的冒險是一種瞬態(tài)現(xiàn)象，表現(xiàn)為輸出端出現(xiàn)象，表現(xiàn)為輸出端出現(xiàn)不應(yīng)有的尖脈沖（毛現(xiàn)不應(yīng)有的尖脈沖（毛刺）。刺）。 冒險現(xiàn)象的判斷冒險現(xiàn)象的判斷1 1、代數(shù)法、代數(shù)法 若某個變量若某個變量X X同時以原變量和反變量的形同時以原變量和反變量的形式出現(xiàn)在函數(shù)表達式中，并且式出現(xiàn)在函數(shù)表達式中，并且在一定條件在一定條件下該下該函數(shù)