DDS多信號發(fā)生器的實現(xiàn)

1、DDS多信號發(fā)生器的實現(xiàn)摘 要：詳細介紹了直接數字頻率合成器（DDS）的工作原理、基本結構。在參考DDS 相關文獻的基礎上，提出了符合結構的DDS 設計方案，利用DDS 技術設計多波形信號發(fā)生器，此設計基于可編程邏輯器件FPGA，采用Quartus開發(fā)平臺，由VHDL 編程實現(xiàn)。關鍵詞：FPGA；DDS；多波形信號發(fā)生器前言直接數字頻率合成（DDS: Direct Digital Frequency Synthesi）是近年來發(fā)展起來的一種新的頻率合成技術，其主要優(yōu)點是相對帶寬很大，頻率轉換時間極短（可小于20 ns），頻率分辨率很高，全數字化結構便于集成，輸出相位連續(xù)可調，且頻率、相位和幅度

2、均可實現(xiàn)程控。DDS 能夠與計算機技術緊密結合在一起，克服了模擬頻率合成和鎖相頻率合成等傳統(tǒng)頻率合成技術電路復雜、設備體積較大、成本較高的不足，因此它是一種很有發(fā)展前途的頻率合成技術。DDS 技術現(xiàn)已在接收機本振、信號發(fā)生器、通信系統(tǒng)、雷達系統(tǒng)等方面得到廣泛應用。數字頻率合成器作為一種信號產生裝置己經越來越受到人們的重視，它可以根據用戶的要求產生相應的波形，具有重復性好、實時性強等優(yōu)點，己經逐步取代了傳統(tǒng)的函數發(fā)生器。本文的目的：1、 設計開發(fā)出一個能產生正弦波、方波、三角波等波形的信號源。2、 實現(xiàn)累加器步長可控、累加頻率可控。3、 輸出信號幅度可控。4、 可通過嵌入式邏輯分析儀觀察波形。一

3、、 直接數字頻率合成(DDS)的基本原理對于一個頻譜純凈的單頻正弦信號可以用下式來描述其相位為：顯然,該正弦信號相位和幅值均為連續(xù),為了便于采用數字技術,應對連續(xù)的正弦信號進行離散化處理,即把相位和幅值均轉化為數字量。用頻率為為 k的基準時鐘對正弦信號進行抽樣,這樣,在一個基準時鐘周期clk內,相位的變化量為:由上式得到 的為模擬量,轉化成數字量,將2切割成等份作為最小量化單位,從而得到的數字量M為：得出：這表明,在基準時鐘信號頻率確定的情況下,輸出正弦信號的頻率值決定于M的大小,而且與M呈線性關系。通過改變M的大小,就可改變輸出正弦信號的頻率,因此,M也稱頻率控制字。當基準時鐘頻率取時,正弦

4、信號的頻率就等于頻率控制字M。當M取1時,可以得到輸出信號的最小頻率步進為由此可知,只要N取得足夠大,就可以得到非常小的頻率步進值。將相位轉化為數字量以后,可描述為如下形式：其中指前一個基準時鐘周期的相位值。從上式看來，只要用頻率控制字M進行簡單的累加運算，就可以得到正弦函數的當前相位值。而正弦信號的幅值就是當前相位值的函數。由于正弦函數為非線性函數，很難實時計算，一般通過查表的方法來快速獲得函數值。由以上理論分析，可以得到一種用數字的方法獲得正弦信號的方法；先構建一個N位的相位累加器，在每一個時鐘周期內，將相位累加器中的值與頻率控制字相加，得到當前相位值。將當前相位值作為ROM的地址,讀出R

5、OM中的正弦波數據，再通過D/A轉換成模擬信號。只需改變頻率控制字,就可以改變輸出信號的頻率 圖1為DDS正弦信號發(fā)生器的原理框圖: 圖1 DDS正弦信號發(fā)生器的原理框圖從上述原理圖中也可以看到,頻率控制字數字越大，ROM的地址變化越快，輸出的模擬信號頻率越高。其中ROM的地址由相位累加器輸出的地址高位提供。二、 DDS產生波形分析設計要求如下：1、 設計開發(fā)出一個能產生正弦波、方波、三角波等波形的信號源。2、 實現(xiàn)累加器步長可控、累加頻率可控。3、 輸出信號幅度可控。4、 可通過嵌入式邏輯分析儀觀察波形。（一）信號產生：1、從上面分析了DDS的工作原理可知，我們只需要在存儲器里面存儲相應形的

6、數據再取出來就可以得到所需的波形。本次采集的數據都是8bit * 1024words。 圖三 正弦波ROM部分數據 圖四 方波ROM部分數據2、構建了一個32位的相位累加器，在每一個時鐘周期內，將相位累加器中的值與頻率控制字相加，得到當前相位值。將當前相位值作為ROM的地址,讀出ROM中的正弦波數據，再通過D/A轉換成模擬信號。由于累加器累加的作用，需改變頻率控制字M，就可以改變輸出信號的頻率。如圖5的電路原理圖，圖6圖7圖8所示的頻率變化的三種波形圖：圖5 變頻信號電路原理圖 圖6 變頻正弦信號波形仿真圖圖7 變頻三角波信號波形仿真圖圖8 變頻方波信號波形仿真圖（二）、波形選擇：DDS具有選

7、擇任意波形的功能，因此我們需要對三種波形進行選擇。需要構建一個3選1的波形選擇器再輸出。采用Quartus II 里面的VHDL語言進行編程，再生成3選1元器件，實現(xiàn)3選1的波形選擇功能。1、編程語言如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entity mux41 isport(sel:in std_logic_vector(7 downto 0);-定義輸入端口seld1,d2,d3: in std_logic_vector(7 downto 0);-定義輸入端口d1,d2,d3

8、,d4q: out std_logic_vector(7 downto 0);-定義輸出端口end mux41;architecture behav of mux41 isbeginprocess(sel)begincase sel iswhen "00000001"=>q<=d1;when "00000010"=>q<=d2;when "00000011"=>q<=d3;when others=>null;end case;end process; end behav;圖9 波形選擇器2、選

9、擇器分析:Sel：選擇端口。 當sel端口的時鐘脈沖為“00000001 ”時，輸出信號為正弦信號； 當sel端口的時鐘脈沖為“00000010 ”時，輸出信號為三角信號； 當sel端口的時鐘脈沖為“00000011 ”時，輸出信號為方波信號。D1：正弦信號輸入端口D2：三角信號輸入端口D3：方波信號輸入端口Q： 信號輸出端口3、波形仿真將選擇器連接好，得到具有選擇信號功能的電路圖。如圖10選擇信號電路原理圖，圖11信號仿真圖圖10 選擇信號電路原理圖圖11 三種信號仿真圖（三）、幅度變化 DDS可以調整信號的幅度，本文是通過乘法器進行增大幅值。在信號輸出之前添加一個4位的乘法器，將信號的幅值

10、增大。如圖12調幅電路原理圖，圖13調幅仿真圖 圖12調幅電路原理圖 圖13 調幅仿真圖（四）、相位調整DDS工作原理是在時鐘控制下存儲器中去不同的地址，得到不同的數值從而形成信號。DDS自動取地址是從第一個開始，也就是說初始的相位是0。所以改變DDS第一個取的地址就能改變其初相位。所以在DDS取地址之前加一個加法器和觸發(fā)器。這個加法器的輸入是從調頻的輸出，另一個加法器的輸入端則用時鐘控制。當時鐘clk等于0時，加法器則不改變數值即不改變信號的初相位。當時鐘clk不等于0時，加法器改變數值即改變初相位，從而達到相位調整的功能。如圖14相位調整電路原理圖，圖15相位調整信號仿真圖 圖14 相位調

11、整電路原理圖圖15 相位調整信號仿真圖三、 嵌入式邏輯分析將該DDS信號發(fā)生器的電路圖下載到EP2C5Q208C8芯片里面，進行引腳綁定，利用QuartusII的嵌入式邏輯分析儀來觀察動態(tài)的波形。檢測DDS輸出信號是否正確。如圖16嵌入式分析三角波變幅波形圖、圖17嵌入式方波變幅波形圖。 圖16 嵌入式邏輯分析三角波變幅波形圖 圖17 嵌入式邏輯分析方波變幅波形圖四、 總結這次論文研究的是DDS多信號發(fā)生器。主要研究了DDS的工作原理、基本結構。在參考DDS 相關文獻的基礎上，提出了符合結構的DDS 設計方案，利用DDS 技術設計多波形信號發(fā)生器，此設計基于可編程邏輯器件FPGA，采用Quartus 開發(fā)