可測試性設(shè)計(jì)

1、第第7 7章章 可測試性設(shè)計(jì)可測試性設(shè)計(jì)1 ?常用縮略語：常用縮略語： ATPG ：Automatic Test Pattern Generation ATE ：Automated Test Equipment BIST ：BSC ：BSDC ：CUT ：DC ：DFT ：DRC ：HDL ：JTAG ：LSSD ：PI ：PO ：TC ：Built In Self Test Boundary Scan Cell Boundary Scan Design Compiler Chip/Circuit Under Test Design Compiler Design For Testabilit

2、y Design Rule Checking Hardware Description Language Joint Test Action Group level-sensitive scan design Primary Input Primary Output Test Compiler 2 7.1 7.1 引言引言 ?為了提高電子系統(tǒng)整機(jī)運(yùn)行的可靠性，降低設(shè)計(jì)成本，為了提高電子系統(tǒng)整機(jī)運(yùn)行的可靠性，降低設(shè)計(jì)成本，測試是必不可少的。測試是必不可少的。 ?一套電子系統(tǒng)的高可靠性是基于構(gòu)成該系統(tǒng)的各個基本一套電子系統(tǒng)的高可靠性是基于構(gòu)成該系統(tǒng)的各個基本單元的高可靠性，然而隨著系統(tǒng)使用的單元的

3、高可靠性，然而隨著系統(tǒng)使用的ASICASIC電路規(guī)模的電路規(guī)模的增大、復(fù)雜程度的提高，芯片的引腳相對門數(shù)減少，使增大、復(fù)雜程度的提高，芯片的引腳相對門數(shù)減少，使得電路的可控性和可觀測性系數(shù)降低，電路測試變得十得電路的可控性和可觀測性系數(shù)降低，電路測試變得十分復(fù)雜和困難，測試生成的費(fèi)用也呈指數(shù)增長，單憑改分復(fù)雜和困難，測試生成的費(fèi)用也呈指數(shù)增長，單憑改進(jìn)和研究測試生成方法已無法滿足對測試的要求。進(jìn)和研究測試生成方法已無法滿足對測試的要求。 ?解決解決IC IC 測試問題的根本方法是在作系統(tǒng)設(shè)計(jì)時就充分考測試問題的根本方法是在作系統(tǒng)設(shè)計(jì)時就充分考慮到測試的要求，即在設(shè)計(jì)階段就開始考慮如何對電路慮到

4、測試的要求，即在設(shè)計(jì)階段就開始考慮如何對電路進(jìn)行測試，并將一些實(shí)用的可測性技術(shù)引入到芯片設(shè)計(jì)進(jìn)行測試，并將一些實(shí)用的可測性技術(shù)引入到芯片設(shè)計(jì)中，以降低測試生成的復(fù)雜性，也就是進(jìn)行可測性設(shè)計(jì)。中，以降低測試生成的復(fù)雜性，也就是進(jìn)行可測性設(shè)計(jì)。 3 7.2 DFT7.2 DFT的基本概念的基本概念 ? 測試是通過控制和觀察電路中的信號，以確定電路是否正常測試是通過控制和觀察電路中的信號，以確定電路是否正常工作的過程。工作的過程。 ? 因此，電路的可測試性涉及因此，電路的可測試性涉及可控制性可控制性和和可觀察性可觀察性兩個最基本兩個最基本的概念。的概念。 ? 可測性設(shè)計(jì)（可測性設(shè)計(jì)（Design F

5、or TestabilityDesign For Testability）技術(shù)就是試圖增加）技術(shù)就是試圖增加電路中信號的可控制性和可觀察性，以便及時、經(jīng)濟(jì)地產(chǎn)生電路中信號的可控制性和可觀察性，以便及時、經(jīng)濟(jì)地產(chǎn)生一個成功的測試程序。一個成功的測試程序。 ? 在可測試設(shè)計(jì)技術(shù)發(fā)展的早期在可測試設(shè)計(jì)技術(shù)發(fā)展的早期 ，大多采用，大多采用特定（特定（Ad HocAd Hoc）方法方法。 ? Ad Hoc Ad Hoc 技術(shù)技術(shù)可用于特殊的電路和單元設(shè)計(jì)，對具體電路進(jìn)行可用于特殊的電路和單元設(shè)計(jì)，對具體電路進(jìn)行特定的測試設(shè)計(jì)十分有效，但它不能解決成品電路的測試生特定的測試設(shè)計(jì)十分有效，但它不能解決成品電

6、路的測試生成問題。成問題。 4 ? 因此，從因此，從70 70 年代中后期起，人們開始采用年代中后期起，人們開始采用結(jié)構(gòu)化的測試設(shè)計(jì)結(jié)構(gòu)化的測試設(shè)計(jì)方法方法，即研究如何設(shè)計(jì)容易測試的電路，進(jìn)而又考慮在芯片，即研究如何設(shè)計(jì)容易測試的電路，進(jìn)而又考慮在芯片內(nèi)部設(shè)計(jì)起測試作用的結(jié)構(gòu)內(nèi)部設(shè)計(jì)起測試作用的結(jié)構(gòu)。 ? 這種方法的另外一個優(yōu)點(diǎn)是能與這種方法的另外一個優(yōu)點(diǎn)是能與EDAEDA工具結(jié)合，以進(jìn)行自動設(shè)工具結(jié)合，以進(jìn)行自動設(shè)計(jì)。計(jì)。 7.2.1 Ad Hoc 7.2.1 Ad Hoc 技術(shù)技術(shù) ? Ad Hoc Ad Hoc 技術(shù)是一種早期的技術(shù)是一種早期的DFT DFT 技術(shù)，它是針對一個已成型的技

7、術(shù)，它是針對一個已成型的電路設(shè)計(jì)中的測試問題而提出的。該技術(shù)有電路設(shè)計(jì)中的測試問題而提出的。該技術(shù)有分塊、增加測試分塊、增加測試點(diǎn)、利用總線結(jié)構(gòu)點(diǎn)、利用總線結(jié)構(gòu)等幾種主要方法等幾種主要方法。 ? 分塊法分塊法的提出是基于測試生成和故障模擬的復(fù)雜程度正比于的提出是基于測試生成和故障模擬的復(fù)雜程度正比于電路邏輯門數(shù)的三次方，因此，如果將電路分成若干可分別電路邏輯門數(shù)的三次方，因此，如果將電路分成若干可分別獨(dú)立進(jìn)行測試生成和測試的子塊，可以大大縮短測試生成和獨(dú)立進(jìn)行測試生成和測試的子塊，可以大大縮短測試生成和測試時間，從而降低測試費(fèi)用。測試時間，從而降低測試費(fèi)用。 5 ?這種方法采用的技術(shù)有機(jī)械式分

8、割、跳線和選通門等。這種方法采用的技術(shù)有機(jī)械式分割、跳線和選通門等。機(jī)械式分割是將電路一分為二，這樣雖然使測試生成機(jī)械式分割是將電路一分為二，這樣雖然使測試生成和故障模擬的工作量減少了和故障模擬的工作量減少了 7 78 8，但卻不利于系統(tǒng)的，但卻不利于系統(tǒng)的集成，費(fèi)用也大大地增加；采用跳線的方法會引入大集成，費(fèi)用也大大地增加；采用跳線的方法會引入大量的量的I IO O 端口；而選通門的方法需要大量的額外原端口；而選通門的方法需要大量的額外原始輸入、原始輸出以及完成選通所必需的模塊。始輸入、原始輸出以及完成選通所必需的模塊。 ?引入測試點(diǎn)引入測試點(diǎn)是引進(jìn)電路可測性最直接的方法。其基本是引進(jìn)電路可

9、測性最直接的方法。其基本方法是將電路內(nèi)部難于測試的節(jié)點(diǎn)引出，作為測試節(jié)方法是將電路內(nèi)部難于測試的節(jié)點(diǎn)引出，作為測試節(jié)點(diǎn)，在測試時由原始輸入端直接控制并由原始輸出端點(diǎn)，在測試時由原始輸入端直接控制并由原始輸出端直接觀察。如果測試點(diǎn)用作電路的原始輸入，則可以直接觀察。如果測試點(diǎn)用作電路的原始輸入，則可以提高電路的可控性；如果測試點(diǎn)用作電路的原始輸出，提高電路的可控性；如果測試點(diǎn)用作電路的原始輸出，則可以提高電路的可觀察性。在某些情況下，一個測則可以提高電路的可觀察性。在某些情況下，一個測試點(diǎn)可以同時用作輸入和輸出。但由于管腳數(shù)的限制，試點(diǎn)可以同時用作輸入和輸出。但由于管腳數(shù)的限制，所能引入的測試點(diǎn)

10、是非常有限的。所能引入的測試點(diǎn)是非常有限的。 6 ?總線結(jié)構(gòu)總線結(jié)構(gòu)類似于分塊法，在專用類似于分塊法，在專用 IC IC 可測性設(shè)計(jì)中十可測性設(shè)計(jì)中十分有用，它將電路分成若干個功能塊，并且與總線相分有用，它將電路分成若干個功能塊，并且與總線相連?？梢酝ㄟ^總線測試各個功能塊，改進(jìn)各功能塊的連。可以通過總線測試各個功能塊，改進(jìn)各功能塊的可測性。但這種方法不能檢測總線自身的故障?？蓽y性。但這種方法不能檢測總線自身的故障。 ?特定技術(shù)特定技術(shù)的一個主要困難在于它需要在電路中每個測的一個主要困難在于它需要在電路中每個測試點(diǎn)附加可控的輸入端和可觀察的輸出端，因此增加試點(diǎn)附加可控的輸入端和可觀察的輸出端，因

11、此增加了附加的連線。了附加的連線。 ?而后期的而后期的DFT DFT 技術(shù)技術(shù)結(jié)構(gòu)化設(shè)計(jì)方法結(jié)構(gòu)化設(shè)計(jì)方法則不同，則不同，它對電路結(jié)構(gòu)作總體上的考慮，可以訪問電路內(nèi)部節(jié)它對電路結(jié)構(gòu)作總體上的考慮，可以訪問電路內(nèi)部節(jié)點(diǎn)；按照一定的設(shè)計(jì)規(guī)則進(jìn)行電路設(shè)計(jì)，只增加了用點(diǎn)；按照一定的設(shè)計(jì)規(guī)則進(jìn)行電路設(shè)計(jì)，只增加了用于測試的內(nèi)部邏輯電路，因而具有通用性。于測試的內(nèi)部邏輯電路，因而具有通用性。 7 7.2.2 7.2.2 結(jié)構(gòu)化設(shè)計(jì)技術(shù)結(jié)構(gòu)化設(shè)計(jì)技術(shù) ? 結(jié)構(gòu)化設(shè)計(jì)結(jié)構(gòu)化設(shè)計(jì)的目的是減少電路的時序復(fù)雜性，減輕測試生成的目的是減少電路的時序復(fù)雜性，減輕測試生成和測試驗(yàn)證的困難程度。和測試驗(yàn)證的困難程度。 ?

12、結(jié)構(gòu)化設(shè)計(jì)方法可以應(yīng)用到所有的設(shè)計(jì)中去，并且通常具有結(jié)構(gòu)化設(shè)計(jì)方法可以應(yīng)用到所有的設(shè)計(jì)中去，并且通常具有一套設(shè)計(jì)規(guī)則，主要有一套設(shè)計(jì)規(guī)則，主要有掃描技術(shù)掃描技術(shù)和和內(nèi)建自測試內(nèi)建自測試（Built In Built In Self Test Self Test BISTBIST）兩種技術(shù)。）兩種技術(shù)。 7.2.2.1 7.2.2.1 掃描技術(shù)掃描技術(shù) ? “掃描掃描”是指將電路中的任一狀態(tài)移進(jìn)或移出的能力，其特是指將電路中的任一狀態(tài)移進(jìn)或移出的能力，其特點(diǎn)是測試數(shù)據(jù)的串行化。點(diǎn)是測試數(shù)據(jù)的串行化。 ? 通過將系統(tǒng)內(nèi)的寄存器等時序元件重新設(shè)計(jì)，使其具有掃描通過將系統(tǒng)內(nèi)的寄存器等時序元件重新設(shè)計(jì)，

13、使其具有掃描狀態(tài)輸入的功能，可使測試數(shù)據(jù)從系統(tǒng)一端經(jīng)由移位寄存器狀態(tài)輸入的功能，可使測試數(shù)據(jù)從系統(tǒng)一端經(jīng)由移位寄存器等組成的數(shù)據(jù)通路串行移動，并在數(shù)據(jù)輸出端對數(shù)據(jù)進(jìn)行分等組成的數(shù)據(jù)通路串行移動，并在數(shù)據(jù)輸出端對數(shù)據(jù)進(jìn)行分析，以此提高電路內(nèi)部節(jié)點(diǎn)的可控性和可觀察性，達(dá)到測試析，以此提高電路內(nèi)部節(jié)點(diǎn)的可控性和可觀察性，達(dá)到測試8 芯片內(nèi)部的目的。芯片內(nèi)部的目的。 7.2.2.1.1 7.2.2.1.1 全掃描技術(shù)（全掃描技術(shù)（Full ScanFull Scan） ? 全掃描設(shè)計(jì)就是將電路中的所有觸發(fā)器用特殊設(shè)計(jì)的具有掃全掃描設(shè)計(jì)就是將電路中的所有觸發(fā)器用特殊設(shè)計(jì)的具有掃描功能的觸發(fā)器代替描功能的

14、觸發(fā)器代替，使其在測試時鏈接成一個或幾個，使其在測試時鏈接成一個或幾個移位移位寄存器寄存器，這樣，電路分成了可以分別進(jìn)行測試的，這樣，電路分成了可以分別進(jìn)行測試的純組合電路純組合電路和和移位寄存器移位寄存器，電路中的所有狀態(tài)可以直接從原始輸入和輸，電路中的所有狀態(tài)可以直接從原始輸入和輸出端得到控制和觀察。出端得到控制和觀察。 ? 這樣的設(shè)計(jì)將時序電路的測試生成簡化成組合電路的測試生這樣的設(shè)計(jì)將時序電路的測試生成簡化成組合電路的測試生成，由于組合電路的測試生成算法目前已經(jīng)比較完善，并且成，由于組合電路的測試生成算法目前已經(jīng)比較完善，并且在測試自動生成方面比時序電路的測試生成容易得多，因此在測試自

15、動生成方面比時序電路的測試生成容易得多，因此大大降低了測試生成的難度。大大降低了測試生成的難度。 ? 已有的全掃描測試設(shè)計(jì)技術(shù)包括：已有的全掃描測試設(shè)計(jì)技術(shù)包括： 1 1、19751975年由日本年由日本NECNEC公司開發(fā)的采用多路數(shù)據(jù)觸發(fā)器結(jié)構(gòu)的掃描公司開發(fā)的采用多路數(shù)據(jù)觸發(fā)器結(jié)構(gòu)的掃描通路法（通路法（Scan PathScan Path），其中的時序元件為可掃描的無競爭），其中的時序元件為可掃描的無競爭D D型觸發(fā)器。采用掃描通路法測試的芯片，必須采用同步時序。型觸發(fā)器。采用掃描通路法測試的芯片，必須采用同步時序。 9 2 2、由、由IBM IBM 公司在公司在19771977年開發(fā)的級

16、敏掃描雙鎖存器設(shè)計(jì)法年開發(fā)的級敏掃描雙鎖存器設(shè)計(jì)法（LSSDLSSD）。這是一種被廣泛采用的掃描測試技術(shù)，主要優(yōu)點(diǎn)）。這是一種被廣泛采用的掃描測試技術(shù)，主要優(yōu)點(diǎn)是系統(tǒng)時鐘和數(shù)據(jù)之間不存在冒險條件，這是由嚴(yán)格的是系統(tǒng)時鐘和數(shù)據(jù)之間不存在冒險條件，這是由嚴(yán)格的LSSD LSSD 設(shè)計(jì)規(guī)則所保證的。它用了比單個鎖存器復(fù)雜得多的移位寄設(shè)計(jì)規(guī)則所保證的。它用了比單個鎖存器復(fù)雜得多的移位寄存鎖存器（存鎖存器（Shift Register Latch Shift Register Latch SRLSRL），并需要附加多），并需要附加多達(dá)達(dá)4 4個的輸入輸出管腳，其中兩個用于測試模式的時鐘，一個的輸入輸出管

17、腳，其中兩個用于測試模式的時鐘，一個用于掃描數(shù)據(jù)的輸入，一個用于掃描數(shù)據(jù)的輸出。個用于掃描數(shù)據(jù)的輸入，一個用于掃描數(shù)據(jù)的輸出。 3 3、由日本富士通公司于、由日本富士通公司于19801980年開發(fā)的隨機(jī)存取掃描法（年開發(fā)的隨機(jī)存取掃描法（Random Random Access ScanAccess Scan）。在隨機(jī)存取掃描技術(shù)中，）。在隨機(jī)存取掃描技術(shù)中，SRLSRL和和RAMRAM陣列相陣列相類似，即用類似，即用X-YX-Y地址對每個鎖存器進(jìn)行編碼，并直接通過地址地址對每個鎖存器進(jìn)行編碼，并直接通過地址選擇變化的選擇變化的SRLSRL，加快了測試過程。但為了保證，加快了測試過程。但為了保

18、證X-YX-Y編碼器的編碼器的正確，在系統(tǒng)的集成度上要花更高的代價。正確，在系統(tǒng)的集成度上要花更高的代價。 10 4 4、由、由Sperry-Univac Sperry-Univac 公司在公司在1977 1977 年開發(fā)的掃描置入法（年開發(fā)的掃描置入法（ScanScanSetSet），其中的移位寄位器不在數(shù)據(jù)通路上，因此不與所有系），其中的移位寄位器不在數(shù)據(jù)通路上，因此不與所有系統(tǒng)觸發(fā)器共享。從時序網(wǎng)絡(luò)內(nèi)部采樣統(tǒng)觸發(fā)器共享。從時序網(wǎng)絡(luò)內(nèi)部采樣n n點(diǎn)后，將采樣值用一個點(diǎn)后，將采樣值用一個時鐘脈沖送到時鐘脈沖送到n n位移位寄存器中。數(shù)據(jù)置入后就開始移位，數(shù)位移位寄存器中。數(shù)據(jù)置入后就開始移位

19、，數(shù)據(jù)通過掃描輸出端掃描輸出。同時，移位寄存器中的據(jù)通過掃描輸出端掃描輸出。同時，移位寄存器中的n n位數(shù)據(jù)位數(shù)據(jù)也可置入系統(tǒng)觸發(fā)器中，用于控制不同的通路，以簡化測試。也可置入系統(tǒng)觸發(fā)器中，用于控制不同的通路，以簡化測試。這就要求系統(tǒng)中有適當(dāng)?shù)臅r鐘結(jié)構(gòu)。這就要求系統(tǒng)中有適當(dāng)?shù)臅r鐘結(jié)構(gòu)。 ? 雖然全掃描設(shè)計(jì)可以顯著地減少測試生成的復(fù)雜度和測試費(fèi)雖然全掃描設(shè)計(jì)可以顯著地減少測試生成的復(fù)雜度和測試費(fèi)用，但這是以面積和速度為代價的。近年來，部分掃描用，但這是以面積和速度為代價的。近年來，部分掃描（Partial ScanPartial Scan）方法因?yàn)橹贿x擇一部分觸發(fā)器構(gòu)成移位寄）方法因?yàn)橹贿x擇一部

20、分觸發(fā)器構(gòu)成移位寄存器，降低了掃描設(shè)計(jì)的硬件消耗和測試響應(yīng)時間而受到重存器，降低了掃描設(shè)計(jì)的硬件消耗和測試響應(yīng)時間而受到重視。視。 11 7.2.2.1.2 7.2.2.1.2 部分掃描技術(shù)（部分掃描技術(shù)（Partial ScanPartial Scan） ? 由于部分掃描方法只選擇一部分觸發(fā)器構(gòu)成移位寄存器，因由于部分掃描方法只選擇一部分觸發(fā)器構(gòu)成移位寄存器，因此其關(guān)鍵技術(shù)在于如何選取觸發(fā)器。此其關(guān)鍵技術(shù)在于如何選取觸發(fā)器。80 80 年代起，對部分掃描年代起，對部分掃描的研究主要集中在如何減小芯片面積、降低對電路性能的影的研究主要集中在如何減小芯片面積、降低對電路性能的影響、提高電路的故障

21、覆蓋率和減小測試矢量生成的復(fù)雜度等響、提高電路的故障覆蓋率和減小測試矢量生成的復(fù)雜度等方面的算法研究，大致可分為以下幾類：方面的算法研究，大致可分為以下幾類： 1 1、利用可測性測量值選擇掃描觸發(fā)器（一種經(jīng)驗(yàn)性可測性設(shè)計(jì)、利用可測性測量值選擇掃描觸發(fā)器（一種經(jīng)驗(yàn)性可測性設(shè)計(jì)方法）。該方法利用觸發(fā)器鏈入移位寄存器前后的電路的可方法）。該方法利用觸發(fā)器鏈入移位寄存器前后的電路的可測性差異（測性差異（Testability DifferenceTestability Difference）來選取對電路的可測）來選取對電路的可測性影響大的觸發(fā)器組成移位寄存器，從而獲得較高的故障覆性影響大的觸發(fā)器組成移

22、位寄存器，從而獲得較高的故障覆蓋率和對難測故障的覆蓋。蓋率和對難測故障的覆蓋。 2 2、根據(jù)要求的故障覆蓋率選取觸發(fā)器（針對目標(biāo)故障的最少觸、根據(jù)要求的故障覆蓋率選取觸發(fā)器（針對目標(biāo)故障的最少觸發(fā)器的選取方法）。該方法將未被功能測試矢量測試的電路發(fā)器的選取方法）。該方法將未被功能測試矢量測試的電路組合部分中的故障定義為目標(biāo)故障，以覆蓋全部可測的目標(biāo)組合部分中的故障定義為目標(biāo)故障，以覆蓋全部可測的目標(biāo)12 故障為目的，采用頻率方法和距離方法來選取最少的觸發(fā)器。故障為目的，采用頻率方法和距離方法來選取最少的觸發(fā)器。3 3、根據(jù)簡化測試矢量生成來選取觸發(fā)器。部分掃描設(shè)計(jì)與全掃、根據(jù)簡化測試矢量生成來

23、選取觸發(fā)器。部分掃描設(shè)計(jì)與全掃描設(shè)計(jì)的主要差異在于部分掃描設(shè)計(jì)只利用了電路的部分觸描設(shè)計(jì)的主要差異在于部分掃描設(shè)計(jì)只利用了電路的部分觸發(fā)器構(gòu)成移位寄存器，因此，移位寄存器之外的電路仍是時發(fā)器構(gòu)成移位寄存器，因此，移位寄存器之外的電路仍是時序的，這部分電路的測試可以采用時序電路的序的，這部分電路的測試可以采用時序電路的ATPGATPG（自動測（自動測試矢量生成）。但時序電路試矢量生成）。但時序電路ATPGATPG的難易程度與時序電路的時的難易程度與時序電路的時序深度和反饋回路有關(guān)，序深度和反饋回路有關(guān)，Rajesh Gupta Rajiv Rajesh Gupta Rajiv 等人提出一種等人提

24、出一種時序電路的平衡結(jié)構(gòu)時序電路的平衡結(jié)構(gòu)B B結(jié)構(gòu)的概念，并給出了如何選取觸結(jié)構(gòu)的概念，并給出了如何選取觸發(fā)器來構(gòu)造發(fā)器來構(gòu)造B B結(jié)構(gòu)的算法。應(yīng)用此算法后得到的剩余電路是一結(jié)構(gòu)的算法。應(yīng)用此算法后得到的剩余電路是一種平衡結(jié)構(gòu)，可以用改進(jìn)的組合電路的種平衡結(jié)構(gòu)，可以用改進(jìn)的組合電路的ATPGATPG產(chǎn)生測試矢量，產(chǎn)生測試矢量，減少了測試矢量生成的復(fù)雜度，同時可獲得較高的故障覆蓋減少了測試矢量生成的復(fù)雜度，同時可獲得較高的故障覆蓋率。率。 7.2.2.1.3 7.2.2.1.3 邊界掃描技術(shù)（邊界掃描技術(shù)（Boundary ScanBoundary Scan） ? 邊界掃描法是各邊界掃描法是各

25、IC IC 制造商支持和遵守的一種掃描設(shè)計(jì)標(biāo)準(zhǔn)，制造商支持和遵守的一種掃描設(shè)計(jì)標(biāo)準(zhǔn)，主要用于對印刷電路板的測試，它通過提供一個標(biāo)準(zhǔn)的芯片主要用于對印刷電路板的測試，它通過提供一個標(biāo)準(zhǔn)的芯片板測試接口簡化了印刷電路板的測試，如圖板測試接口簡化了印刷電路板的測試，如圖1 1 所示。所示。 13 ? 邊界掃描結(jié)構(gòu)的標(biāo)準(zhǔn)協(xié)議是邊界掃描結(jié)構(gòu)的標(biāo)準(zhǔn)協(xié)議是1988 1988 年由年由IEEE IEEE 和和JTAG JTAG 合作制定合作制定的，即的，即1149.1 1149.1 標(biāo)準(zhǔn)。它是在標(biāo)準(zhǔn)。它是在IC IC 的輸入輸出引腳處放上邊界的輸入輸出引腳處放上邊界掃描單元（掃描單元（BSCBSC），并把這些

26、掃描單元依次連成掃描鏈，然后），并把這些掃描單元依次連成掃描鏈，然后運(yùn)用掃描測試原理觀察并控制元件邊界的信號。運(yùn)用掃描測試原理觀察并控制元件邊界的信號。 ? 在正常工作狀態(tài)下，通過邊界掃描寄存器（在正常工作狀態(tài)下，通過邊界掃描寄存器（BSRBSR）的掃描單元）的掃描單元并行地輸入、輸出信號。測試時，由并行地輸入、輸出信號。測試時，由BSRBSR串行地存儲和讀出測串行地存儲和讀出測試數(shù)據(jù)。掃描單元也可以串、并行混合地接收和輸出數(shù)據(jù)。試數(shù)據(jù)。掃描單元也可以串、并行混合地接收和輸出數(shù)據(jù)。 ? 邊界掃描電路主要用于板級測試，檢測印刷電路板在加工時邊界掃描電路主要用于板級測試，檢測印刷電路板在加工時產(chǎn)生

27、的短路、開路、虛焊、漏焊，以及芯片的錯焊、漏焊和產(chǎn)生的短路、開路、虛焊、漏焊，以及芯片的錯焊、漏焊和故障芯片的檢測等故障的檢測。并可對板上簡單的組合邏輯故障芯片的檢測等故障的檢測。并可對板上簡單的組合邏輯電路部分的故障進(jìn)行檢測，如圖電路部分的故障進(jìn)行檢測，如圖2 2所示。所示。 ? 邊界掃描電路也可用于對板上芯片進(jìn)行故障檢測，但由于這邊界掃描電路也可用于對板上芯片進(jìn)行故障檢測，但由于這種測試方法要將所有的并行輸入種測試方法要將所有的并行輸入/ /輸出數(shù)據(jù)串行化，測試向量輸出數(shù)據(jù)串行化，測試向量將十分長，故此方法一般只用于在板級系統(tǒng)調(diào)試時對懷疑失將十分長，故此方法一般只用于在板級系統(tǒng)調(diào)試時對懷疑

28、失效的集成電路的測試。效的集成電路的測試。 14 Boundary Scan Cellsattached to every pinCoreTest Access Port (TAP)logiccontrols all testsTDITAPTDOFour pin interfaceTCKTMSdrives all tests圖圖1 1 具有邊界掃描結(jié)構(gòu)的具有邊界掃描結(jié)構(gòu)的 IC IC 15 PCBShort toVccCorelogicTAPSolderBridgeCorelogicTAPTDIJTAG TAPTCKTMSTDOT APCorelogicTAPCorelogicCombinat

29、ionLogic圖圖2 2 邊界掃描電路用于板級芯片測試邊界掃描電路用于板級芯片測試 16 7.2.2.2 7.2.2.2 內(nèi)建自測試技術(shù)內(nèi)建自測試技術(shù) ? 雖然掃描技術(shù)可簡化測試生成問題，但由于數(shù)據(jù)的串行操作，雖然掃描技術(shù)可簡化測試生成問題，但由于數(shù)據(jù)的串行操作，對電路進(jìn)行初始化、讀出內(nèi)部狀態(tài)時需要較長的時間（特別對電路進(jìn)行初始化、讀出內(nèi)部狀態(tài)時需要較長的時間（特別對于較大的電路），導(dǎo)致測試速度較電路正常工作速度慢，對于較大的電路），導(dǎo)致測試速度較電路正常工作速度慢，對電路的正常性能和芯片可靠性的影響較大。為了將每個測對電路的正常性能和芯片可靠性的影響較大。為了將每個測試序列加到被測電路上，

30、取得并分析每個試序列加到被測電路上，取得并分析每個CUT CUT 響應(yīng)，需要用響應(yīng)，需要用復(fù)雜的復(fù)雜的ATE ATE 存貯龐大的測試激勵信號和電路響應(yīng)，而且掃描存貯龐大的測試激勵信號和電路響應(yīng)，而且掃描技術(shù)僅提供靜態(tài)測試，不能檢測出電路中的時序信號；技術(shù)僅提供靜態(tài)測試，不能檢測出電路中的時序信號；VLSI VLSI 芯片行為的復(fù)雜和每個管腳上帶有的眾多門數(shù)使得掃描技術(shù)芯片行為的復(fù)雜和每個管腳上帶有的眾多門數(shù)使得掃描技術(shù)的測試效率并不高。為了彌補(bǔ)掃描技術(shù)的不足，提出了內(nèi)建的測試效率并不高。為了彌補(bǔ)掃描技術(shù)的不足，提出了內(nèi)建自測試的方法。自測試的方法。 ? 對數(shù)字電路進(jìn)行測試的過程分為二個階段：把

31、測試信號發(fā)生對數(shù)字電路進(jìn)行測試的過程分為二個階段：把測試信號發(fā)生器產(chǎn)生的測試序列加到器產(chǎn)生的測試序列加到CUTCUT，然后由輸出響應(yīng)分析器檢查，然后由輸出響應(yīng)分析器檢查CUT CUT 的輸出序列，以確定該電路有無故障。如果的輸出序列，以確定該電路有無故障。如果CUT CUT 具有自已產(chǎn)具有自已產(chǎn)生測試信號、自己檢查輸出信號的能力，則稱該電路具有內(nèi)生測試信號、自己檢查輸出信號的能力，則稱該電路具有內(nèi)17 建自測試（建自測試（BISTBIST）功能。其一般結(jié)構(gòu)如圖）功能。其一般結(jié)構(gòu)如圖3 3所示。所示。 開關(guān)控制器接口輸入邏輯激勵待測邏輯響應(yīng)輸出邏輯接口圖圖3 BIST 3 BIST 的一般結(jié)構(gòu)的

32、一般結(jié)構(gòu) 18 ? BISTBIST主要完成測試序列生成和輸出響應(yīng)分析兩個任務(wù)，通過分析主要完成測試序列生成和輸出響應(yīng)分析兩個任務(wù)，通過分析CUTCUT的響應(yīng)輸出，判斷的響應(yīng)輸出，判斷 CUTCUT是否有故障。因此，對數(shù)字電路進(jìn)行是否有故障。因此，對數(shù)字電路進(jìn)行 BISTBIST測試，需要增加三個硬件部分：測試序列生成器、輸出響應(yīng)分析器測試，需要增加三個硬件部分：測試序列生成器、輸出響應(yīng)分析器和測試控制部分。和測試控制部分。 ? 在測試序列生成中，有確定性測試生成、偽窮舉測試生成和偽隨機(jī)在測試序列生成中，有確定性測試生成、偽窮舉測試生成和偽隨機(jī)測試生成等幾種方法。測試生成等幾種方法。 ? 確定

33、性方法是一種確定性方法是一種 Ad HocAd Hoc（特定設(shè)計(jì)）方法，雖然可以得到高的故（特定設(shè)計(jì)）方法，雖然可以得到高的故障覆蓋率，但硬件開銷較大，僅在測試碼的個數(shù)較少時適用。障覆蓋率，但硬件開銷較大，僅在測試碼的個數(shù)較少時適用。 ? 窮舉法是把所有可能輸入均加以分析計(jì)算的測試方法，它的最大特窮舉法是把所有可能輸入均加以分析計(jì)算的測試方法，它的最大特點(diǎn)是故障覆蓋率可達(dá)點(diǎn)是故障覆蓋率可達(dá) 100%100%，但其計(jì)算量與輸入端子數(shù)成冪次方關(guān)系，但其計(jì)算量與輸入端子數(shù)成冪次方關(guān)系，因此計(jì)算量很大。因此計(jì)算量很大。 ? 如果將電路分為多個原始輸入變量互相獨(dú)立的塊，則測試量將大大如果將電路分為多個原

34、始輸入變量互相獨(dú)立的塊，則測試量將大大減少，偽窮舉法即是這樣一種壓縮測試量的方法。偽窮舉測試方法減少，偽窮舉法即是這樣一種壓縮測試量的方法。偽窮舉測試方法也具有非常高的故障覆蓋率（只要不引起時序行為，將得到也具有非常高的故障覆蓋率（只要不引起時序行為，將得到100100的故障覆蓋率），但偽窮舉測試方法對電路進(jìn)行劃分比較困難，而的故障覆蓋率），但偽窮舉測試方法對電路進(jìn)行劃分比較困難，而且由于引入了附加硬件，可能對電路性能產(chǎn)生負(fù)效應(yīng)。且由于引入了附加硬件，可能對電路性能產(chǎn)生負(fù)效應(yīng)。 ? 偽隨機(jī)測試是一種廣泛使用的、可對偽隨機(jī)測試是一種廣泛使用的、可對 CUTCUT施加大量測試碼的方法，施加大量測試

35、碼的方法，其最大的優(yōu)點(diǎn)是測試電路的硬件開銷小，同時仍具有較高的故障覆其最大的優(yōu)點(diǎn)是測試電路的硬件開銷小，同時仍具有較高的故障覆19 蓋率。蓋率。 ? 實(shí)現(xiàn)輸出響應(yīng)分析的方法有實(shí)現(xiàn)輸出響應(yīng)分析的方法有ROMROM與比較邏輯、多輸入特征寄存與比較邏輯、多輸入特征寄存器（器（MISRMISR）和跳變計(jì)數(shù)器等。）和跳變計(jì)數(shù)器等。 ? 與確定性測試生成類似，與確定性測試生成類似，ROMROM與比較邏輯方法將正確的響應(yīng)存與比較邏輯方法將正確的響應(yīng)存貯在芯片上的貯在芯片上的ROMROM中，在測試時，將其與實(shí)際響應(yīng)進(jìn)行比較，中，在測試時，將其與實(shí)際響應(yīng)進(jìn)行比較，但這種方法會因占用太多的硅面積而毫無實(shí)用價值。但

36、這種方法會因占用太多的硅面積而毫無實(shí)用價值。 ? MISRMISR方法通過將方法通過將CUTCUT中各節(jié)點(diǎn)的響應(yīng)序列輸入，得到與響應(yīng)序中各節(jié)點(diǎn)的響應(yīng)序列輸入，得到與響應(yīng)序列等長的輸出特征序列，然后與無故障電路各節(jié)點(diǎn)的響應(yīng)序列等長的輸出特征序列，然后與無故障電路各節(jié)點(diǎn)的響應(yīng)序列的特征相比較，如果二者一致，說明電路正常，否則表明列的特征相比較，如果二者一致，說明電路正常，否則表明CUTCUT中有故障存在，此方法主要有分析單個響應(yīng)序列的串行輸中有故障存在，此方法主要有分析單個響應(yīng)序列的串行輸入特征分析器（入特征分析器（Serial input Signature Analyzer Serial in

37、put Signature Analyzer SSASSA）和分析多個響應(yīng)序列的并行輸入特征分析器（和分析多個響應(yīng)序列的并行輸入特征分析器（Parallel Parallel input Signature Analyzer input Signature Analyzer PSAPSA）兩種形式。）兩種形式。 ? 跳變計(jì)數(shù)器方法通過比較輸出響應(yīng)中的跳變計(jì)數(shù)器方法通過比較輸出響應(yīng)中的0 0到到1 1和和1 1到到0 0的跳變總的跳變總數(shù)，判斷出數(shù)，判斷出CUTCUT是否正常。因此僅需要存貯和比較跳變次數(shù)，是否正常。因此僅需要存貯和比較跳變次數(shù)，并使所需的存貯量與測試時間得以大幅度減少。如果并使

38、所需的存貯量與測試時間得以大幅度減少。如果t t是輸出是輸出序列的長度，則僅需要比較序列的長度，則僅需要比較log2tlog2t。 20 7.3 7.3 基于基于ATPGATPG的掃描測試的掃描測試 7.3.1 7.3.1 掃描測試的基本原理掃描測試的基本原理 ? 當(dāng)設(shè)計(jì)中的當(dāng)設(shè)計(jì)中的ICIC規(guī)模較大時，手工操作的測試設(shè)計(jì)時間會超過規(guī)模較大時，手工操作的測試設(shè)計(jì)時間會超過實(shí)際器件的設(shè)計(jì)時間。使用自動測試模式發(fā)生軟件可消除實(shí)際器件的設(shè)計(jì)時間。使用自動測試模式發(fā)生軟件可消除（至少明顯地降低）測試生成中所需的人工干預(yù)，從而增加（至少明顯地降低）測試生成中所需的人工干預(yù)，從而增加對設(shè)計(jì)的可測性。對設(shè)計(jì)

39、的可測性。 ? 掃描鏈的合成及內(nèi)建自測試（掃描鏈的合成及內(nèi)建自測試（BISTBIST）技術(shù)，配合以自動測試）技術(shù)，配合以自動測試圖案生成（圖案生成（ATPGATPG）技術(shù)可生成簡潔、高故障覆蓋率的測試向）技術(shù)可生成簡潔、高故障覆蓋率的測試向量。簡潔的測試向量意味著縮短生產(chǎn)測試的測試時間，而高量。簡潔的測試向量意味著縮短生產(chǎn)測試的測試時間，而高故障覆蓋率則可降低出廠芯片的故障率。故障覆蓋率則可降低出廠芯片的故障率。 ? “掃描掃描”是指將電路中的任一狀態(tài)移進(jìn)或移出的能力，其特是指將電路中的任一狀態(tài)移進(jìn)或移出的能力，其特點(diǎn)是測試數(shù)據(jù)的串行化。通過將系統(tǒng)內(nèi)的寄存器等時序元件點(diǎn)是測試數(shù)據(jù)的串行化。通過

40、將系統(tǒng)內(nèi)的寄存器等時序元件重新設(shè)計(jì)，使其具有掃描狀態(tài)輸入的功能，可使測試數(shù)據(jù)從重新設(shè)計(jì)，使其具有掃描狀態(tài)輸入的功能，可使測試數(shù)據(jù)從系統(tǒng)一端經(jīng)由移位寄存器等組成的數(shù)據(jù)通路串行移動，并在系統(tǒng)一端經(jīng)由移位寄存器等組成的數(shù)據(jù)通路串行移動，并在數(shù)據(jù)輸出端對數(shù)據(jù)進(jìn)行分析，以此提高電路內(nèi)部節(jié)點(diǎn)的可控數(shù)據(jù)輸出端對數(shù)據(jù)進(jìn)行分析，以此提高電路內(nèi)部節(jié)點(diǎn)的可控性和可觀察性，達(dá)到測試芯片內(nèi)部的目的。性和可觀察性，達(dá)到測試芯片內(nèi)部的目的。 21 ? 下圖為用掃描類型觸發(fā)器替換前后電路結(jié)構(gòu)示意圖：下圖為用掃描類型觸發(fā)器替換前后電路結(jié)構(gòu)示意圖： I1I2I3ClkF1D QRCombinationLogic1F2D QRCo

41、mbinationLogic2F3D QRO1RstO2O3圖圖4 4 A Design Before Insert Scan PI1PI2F1SI1SEClkRstSIDISECPD QQbaCombinationLogic1F2cdSIDISECPD QQCombinationLogic2F3SIDISECPD QSO1RRRPO1PO2圖圖5 5 The Design after Insert Scan 22 ?如上圖所示：對于如上圖所示：對于Combination Logic Block1Combination Logic Block1 來說，來說，在掃描設(shè)計(jì)之前其輸入在掃描設(shè)計(jì)之前其

42、輸入 a a 非原始輸入，而是由觸發(fā)器非原始輸入，而是由觸發(fā)器F1 F1 的輸出端控制，輸出端的輸出端控制，輸出端 c c 也非原始輸出端，此也非原始輸出端，此Block Block 的可控性和可觀察性都較差。的可控性和可觀察性都較差。 ?在掃描替換之后，電路中的所有觸發(fā)器都用具有掃描在掃描替換之后，電路中的所有觸發(fā)器都用具有掃描功能的觸發(fā)器代替，此類型觸發(fā)器與普通觸發(fā)器的不功能的觸發(fā)器代替，此類型觸發(fā)器與普通觸發(fā)器的不同之處在于其數(shù)據(jù)輸入端增加了一同之處在于其數(shù)據(jù)輸入端增加了一 2 2 選選1 MUX1 MUX，通過，通過測試狀態(tài)控制信號測試狀態(tài)控制信號SESE進(jìn)行輸入選擇。當(dāng)電路處于測試進(jìn)

43、行輸入選擇。當(dāng)電路處于測試狀態(tài)時狀態(tài)時SE SE 選擇掃描輸入選擇掃描輸入SI SI 作為觸發(fā)器的輸入數(shù)據(jù)，作為觸發(fā)器的輸入數(shù)據(jù)，觸發(fā)器鏈接成一個移位寄存器鏈（如上圖中紅色鏈觸發(fā)器鏈接成一個移位寄存器鏈（如上圖中紅色鏈路）。這樣，電路分成了可以進(jìn)行分別測試的純組合路）。這樣，電路分成了可以進(jìn)行分別測試的純組合電路電路Combination Logic1Combination Logic1 、Combination Logic2Combination Logic2 ，和，和移位寄存器鏈移位寄存器鏈F1F1、F2F2、F3F3。 23 ?以上圖為例，對于移位寄存器鏈以上圖為例，對于移位寄存器鏈 F

44、1F1、F2F2、F3F3的測試只的測試只需從需從SI1 SI1 端加入端加入0_1_00_1_0這樣十分簡短的測試這樣十分簡短的測試Pattern Pattern 便可保證覆蓋完全；對于純組合電路便可保證覆蓋完全；對于純組合電路Combination Logic1Combination Logic1 來說，其所有輸入信號的狀態(tài)可來說，其所有輸入信號的狀態(tài)可以直接從原始輸入（以直接從原始輸入（ PI2PI2）和移位寄存器）和移位寄存器F1 F1 輸出端輸出端（F1/QF1/Q）加以控制，其所有輸出信號的狀態(tài)可以直接）加以控制，其所有輸出信號的狀態(tài)可以直接從原始輸出（從原始輸出（PO1PO1）和

45、移位寄存器）和移位寄存器F2 F2 輸入端（輸入端（F2/DIF2/DI）觀察到。而其測試生成則可用目前已經(jīng)比較完善的組觀察到。而其測試生成則可用目前已經(jīng)比較完善的組合電路測試生成算法，通過合電路測試生成算法，通過 EDA EDA 軟件的軟件的ATPGATPG工具自動工具自動生成高覆蓋率的測試生成高覆蓋率的測試 Pattern Pattern ；同樣可完成對組合電；同樣可完成對組合電路路Combination Logic2 Combination Logic2 的測試。的測試。 24 7.3.2 7.3.2 掃描測試的主要階段掃描測試的主要階段 ? 在對上述純組合電路部分進(jìn)行掃描測試時，先將一

46、個測試在對上述純組合電路部分進(jìn)行掃描測試時，先將一個測試Pattern Pattern 的激勵信號通過移位寄存器串行移入及通過原始輸?shù)募钚盘柾ㄟ^移位寄存器串行移入及通過原始輸入端（入端（PI2PI2）并行加載，再將此組合電路部分的響應(yīng)通過移位）并行加載，再將此組合電路部分的響應(yīng)通過移位寄存器串行移出及通過原始輸出端（寄存器串行移出及通過原始輸出端（PO1PO1）并行輸出。一個）并行輸出。一個Pattern Pattern 的測試步驟如圖的測試步驟如圖6 6所示。所示。 ? 各步驟的功能如下：各步驟的功能如下： 1 1）Scan-In PhaseScan-In Phase：此階段數(shù)據(jù)串行移入掃

47、描鏈。：此階段數(shù)據(jù)串行移入掃描鏈。 2 2）Parallel MeasureParallel Measure：此：此CycleCycle的初始階段通過原始輸入端加入的初始階段通過原始輸入端加入并行測試數(shù)據(jù)，此并行測試數(shù)據(jù)，此CycleCycle的末段檢測原始輸出端的并行輸出數(shù)的末段檢測原始輸出端的并行輸出數(shù)據(jù)。在此據(jù)。在此CycleCycle中時鐘信號保持無效。中時鐘信號保持無效。 3 3）Parallel CaptureParallel Capture：掃描寄存器捕獲組合邏輯部分的輸出信：掃描寄存器捕獲組合邏輯部分的輸出信號狀態(tài)。號狀態(tài)。 4 4）First Scan-OutFirst Sc

48、an-Out：此階段無時鐘信號，測試機(jī)采樣掃描鏈輸：此階段無時鐘信號，測試機(jī)采樣掃描鏈輸出值，檢測第一位出值，檢測第一位Scan-OutScan-Out數(shù)據(jù)。數(shù)據(jù)。 5 5）Scan-Out PhaseScan-Out Phase：掃描寄存器捕獲到的數(shù)據(jù)串行移出，測試：掃描寄存器捕獲到的數(shù)據(jù)串行移出，測試25 機(jī)在每一機(jī)在每一CycleCycle檢測掃描鏈輸出值。檢測掃描鏈輸出值。 Executing a SinglePatternB C DAETester CyclesFive PhFive PhasesasesLegend:A . Scan-InParallelB . Parallel M

49、easureC . Parallel CaptureSerialD . First Scan-OutE . Scan-OutOne Cycle圖圖6 6 一個測試一個測試Pattern Pattern 的執(zhí)行步驟的執(zhí)行步驟 26 ? 由圖中可看出：對一個由圖中可看出：對一個Pattern Pattern 的測試過程中，的測試過程中，Parallel Parallel Measure Measure 和和Parallel Capture Parallel Capture 僅用了兩個測試周期，而僅用了兩個測試周期，而Scan Scan Shift Shift 占用了絕大多數(shù)測試時間，當(dāng)掃描鏈較長時

50、更是如此。占用了絕大多數(shù)測試時間，當(dāng)掃描鏈較長時更是如此。因此，為提高測試效率必需盡量縮短掃描鏈的長度，采用多因此，為提高測試效率必需盡量縮短掃描鏈的長度，采用多條掃描鏈同時掃描數(shù)據(jù)。條掃描鏈同時掃描數(shù)據(jù)。 ? 實(shí)際的測試過程中，前一實(shí)際的測試過程中，前一Pattern Pattern 的的Scan-Out Scan-Out 階段于后一階段于后一Pattern Pattern 的的Scan-In Scan-In 階段是相互交疊的，如下圖所示：階段是相互交疊的，如下圖所示： (n-1)thPatternnthPatternScan ShiftTester CyclesScan In Patter

51、n n andScan Out Pattern (n-1)圖圖7 7 前后前后PatternPattern的的Scan-Out Scan-In Scan-Out Scan-In 階段相互交疊階段相互交疊 27 7.3.3 7.3.3 掃描測試的基本時序掃描測試的基本時序 ? 掃描測試是基于掃描測試是基于Cycle Cycle 的測試過程，典型的測試時序如下：的測試過程，典型的測試時序如下： Scan BitSIClkSOStrobeSEScanning Enabled0ns 50ns 100ns圖圖8 Scan-Shift Cycle 8 Scan-Shift Cycle 28 SO Port

52、Strobed? Scan-Shift Scan-Shift 階段階段Scan-In Scan-In 與上一與上一Pattern Pattern 的的Scan-out Scan-out 相互相互交疊，待測芯片的測試狀態(tài)控制信號交疊，待測芯片的測試狀態(tài)控制信號SESE（Scan EnableScan Enable）一直）一直處于有效狀態(tài)。處于有效狀態(tài)。First Scan-Out First Scan-Out 階段時鐘信號保持無效，測階段時鐘信號保持無效，測試機(jī)采樣串行輸出端試機(jī)采樣串行輸出端SOSO的狀態(tài)；之后每一的狀態(tài)；之后每一Scan-Shift Cycle Scan-Shift Cycl

53、e 都有一時鐘信號，測試機(jī)也會采樣一次都有一時鐘信號，測試機(jī)也會采樣一次SOSO的狀態(tài)；在最后一的狀態(tài)；在最后一個個Scan-Shift Cycle Scan-Shift Cycle 用于產(chǎn)生并行輸出（用于產(chǎn)生并行輸出（POPO）的有效數(shù)據(jù)被）的有效數(shù)據(jù)被捕獲到各觸發(fā)器中。與此同時，掃描數(shù)據(jù)位串行地加載于相捕獲到各觸發(fā)器中。與此同時，掃描數(shù)據(jù)位串行地加載于相應(yīng)的應(yīng)的SI SI 輸入端口，當(dāng)時鐘信號有效時掃描數(shù)據(jù)位移入鏈中。輸入端口，當(dāng)時鐘信號有效時掃描數(shù)據(jù)位移入鏈中。 ? Parallel Measure Parallel Measure 階段待測芯片的測試狀態(tài)控制信號階段待測芯片的測試狀態(tài)控

54、制信號SE SE 處處于無效狀態(tài)，芯片處于正常工作模式。此時已通過掃描鏈完于無效狀態(tài)，芯片處于正常工作模式。此時已通過掃描鏈完成相應(yīng)組合邏輯模塊一部分輸入信號的加載，測試機(jī)再通過成相應(yīng)組合邏輯模塊一部分輸入信號的加載，測試機(jī)再通過原始輸入端并行加載其它部分輸入信號。經(jīng)過一段穩(wěn)定時間原始輸入端并行加載其它部分輸入信號。經(jīng)過一段穩(wěn)定時間后測試機(jī)采樣（后測試機(jī)采樣（StrobeStrobe）并行輸出信號（）并行輸出信號（POPO）。見下圖：）。見下圖： 29 ParallelInputsClockInactiveInputsClkOutputsParallelOutputsStrobeStrobed

55、SEScanning Disabled0ns 50ns 100ns圖圖9 Parallel Measure Cycle 9 Parallel Measure Cycle 30 ? Parallel Capture Parallel Capture 階段待測芯片仍處于正常工作模式。當(dāng)測階段待測芯片仍處于正常工作模式。當(dāng)測試時鐘有效時，組合邏輯的輸出信號狀態(tài)被捕獲到相應(yīng)的掃試時鐘有效時，組合邏輯的輸出信號狀態(tài)被捕獲到相應(yīng)的掃描觸發(fā)器中，等待描觸發(fā)器中，等待First Scan-Out First Scan-Out 階段到來后將捕獲數(shù)據(jù)移階段到來后將捕獲數(shù)據(jù)移出。見下圖：出。見下圖： InputsC

56、lockMaintainedActiveInputsClkOutputsStrobeSEScanning Disabled0ns 50ns 100ns圖圖10 10 Parallel Capture Cycle NoStrobe31 7.3.4 7.3.4 掃描設(shè)計(jì)的注意事項(xiàng)掃描設(shè)計(jì)的注意事項(xiàng) ? 掃描設(shè)計(jì)技術(shù)大大增加了電路的可控制性和可觀察性。然而，掃描設(shè)計(jì)技術(shù)大大增加了電路的可控制性和可觀察性。然而，任何事情都要付出代價，在掃描替換之后，電路中的所有觸任何事情都要付出代價，在掃描替換之后，電路中的所有觸發(fā)器都用具有掃描功能的觸發(fā)器代替，此類型觸發(fā)器較普通發(fā)器都用具有掃描功能的觸發(fā)器代替，此類型觸發(fā)器較普通觸發(fā)器增加了一觸發(fā)器增加了一2 2