PCI-E圖像采集卡的開發(fā)

1、電子科技大學(xué)碩士學(xué)位論文PCI-E圖像采集卡的開發(fā)姓名：吳夏風(fēng)申請學(xué)位級別：碩士專業(yè)：信號與信息處理指導(dǎo)教師：丁慶生20090501摘要隨著計算機科學(xué)和視頻技術(shù)的廣泛發(fā)展，數(shù)字圖像采集在電子通信與信息處 理領(lǐng)域得到了廣泛的應(yīng)用。視頻圖像釆集卡作為計算機視頻應(yīng)用的前端設(shè)備，承 擔(dān)著模擬視頻信號向數(shù)字視頻信號轉(zhuǎn)換的任務(wù)，設(shè)計一種功能靈活，使用方便， 便于嵌入到系統(tǒng)中的視頻信號采集電路具有重要的實用意義。本文首先介紹數(shù)字圖像采集系統(tǒng)的發(fā)展現(xiàn)狀和前景，提出了本次設(shè)計的目標(biāo): 完成基于PCI-E總線的圖像采集卡設(shè)計。圖像采集卡系統(tǒng)的基本構(gòu)成，是以FPGA處理器為核心，控制外圍的A/D數(shù)據(jù)采 集模塊，SD

2、RAM數(shù)據(jù)緩沖模塊及PCI-E數(shù)據(jù)傳輸模塊。本文詳細(xì)介紹了系統(tǒng)芯片的 選擇及最終的方案設(shè)計。本文主要介紹了圖像采集卡的FPGA內(nèi)部程序結(jié)構(gòu)。它主要分為數(shù)據(jù)采集模塊, SDRAM讀寫控制模塊和PCI-E控制模塊。說明了A/D采集數(shù)據(jù)從接收到存儲詳細(xì)過 程，以及龍SDRAM讀寫狀態(tài)機和PCI-E總線的操控。圖像采集卡WDM驅(qū)動程序的開發(fā)也是4文介紹的重點。驅(qū)動程序控制著采集卡 的工作狀態(tài)，并主導(dǎo)著采集卡的數(shù)據(jù)向PC傳輸。文章詳細(xì)介紹了WDM驅(qū)動程序的開 發(fā)過程及工作流程。文章最后給出了FPGA程序驗證結(jié)果及系統(tǒng)綜合調(diào)試結(jié)果，對系統(tǒng)開發(fā)過程進(jìn) 行了總結(jié)，并對采集卡的發(fā)展做出了展望。關(guān)鍵詞：圖像采集，

3、PCI-Express, FPGA, WDMIAbstractAbstractWith the developing of computer science and video technology, digital image acquisition is widely used in communication and signal processing field As the foreside of computer video equipment, digital image acquisition card has the task of conversion from analo

4、g video signal to digital image .It is significant to design an embedded image acquisition system, which is useful and convenientIn this dissertation, digital image acquisition system's actuality and future are presents at first. Designing an auto-adaptive high resolution image acquisition card

5、is the goal of this projectThe basic form of an image acquisition system is FPGA processor, A/D converter, memory, and the PCI/PCI-E brige. In this dissertation, the system design and the chips selection aie introduced.The programme in FPGA is very important in the design This complicated system con

6、tains data acquisition module, data storage module and data transimition module The most important thing is that making these modules work together and cooperatively.Developing the WDM driver is also very important The driver controlls the acquisition and the data transimition.The dissertation intro

7、duces the development of the driver as well as the working flow in detail.Finally, the results of FPGA simulating and system debugging are put forward at the end of this dissertation. And, the development of the image acquision is summerized, as well as the future view.Keywords: image acquisition, P

8、CI-Express, FPGA, SDRAM第一章引言第一章引言獨創(chuàng)性聲明本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作 及取得的研究成果。據(jù)我所知，除了文中特別加以標(biāo)注和致謝的地方 外，論文中不包含其他人已經(jīng)發(fā)表或撰寫過的研究成果，也不包含為 獲得電子科技大學(xué)或其它教育機構(gòu)的學(xué)位或證書而使用過的材料。與 我一同工作的同志對本研究所做的任何貢獻(xiàn)均己在論文中作了明確的 說明并表示謝意。簽名，日期： 年 月曰關(guān)于論文使用授權(quán)的說明本學(xué)位論文作者完全了解電子科技大學(xué)有關(guān)保留、使用學(xué)位論文 的規(guī)定，有權(quán)保留并向國家有關(guān)部門或機構(gòu)送交論文的復(fù)印件和磁盤, 允許論文被査閱和借閱。本人授權(quán)電子科

9、技大學(xué)可以將學(xué)位論文的全 部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印.縮印或掃描 等復(fù)制手段保存.匯編學(xué)位論文。（保密的學(xué)位論文在解密后應(yīng)遵守此規(guī)定）簽名8導(dǎo)師簽名：d艮第一章引言1.1高分辨率圖像采集系統(tǒng)簡介圖像與人們的生產(chǎn)生活息息相關(guān)，是人類獲取和交換信息的主要來源，據(jù)統(tǒng) 計人類有80%以上的信息來自于圖像。隨著計算機及視頻技術(shù)及硬件技術(shù)的發(fā) 展，圖像采集在電子通信與信息處理領(lǐng)域得到了廣泛的應(yīng)用，例如數(shù)字化廣播電 視、網(wǎng)絡(luò)媒體、監(jiān)控系統(tǒng)等等，視頻圖像采集卡作為計算機視頻應(yīng)用的重要設(shè)備, 承擔(dān)著模擬信號向數(shù)字信號轉(zhuǎn)換的任務(wù)，在現(xiàn)代媒體系統(tǒng)中占提著重要的位置。 設(shè)計一種功能靈活，使用方便

10、，便于嵌入到系統(tǒng)中的視頻信號采集電路具有重要 的實用意義。圖像采集系統(tǒng)包括圖像采集、圖像傳輸、圖像存儲、圖像處理和圖像分析等。 傳統(tǒng)的圖像采集系統(tǒng)是一種基于個人計算機(PC)的系統(tǒng)。圖像采集卡部分負(fù)責(zé)圖 像信號的獲取、釆集和控制以及與計算機間的高速數(shù)據(jù)傳輸及相應(yīng)的控制，PC機 部分完成圖像信號的存儲、顯示等功能。無疑圖像采集卡在圖像采集系統(tǒng)中居于 核心地位。目前比較主流的幾種PC視頻接口是VGA接口、DVI接口和HDMI接口。相 對而言，VGA接口比較落后，但由于它仍然是目前最多廠商所支持的一個低標(biāo)準(zhǔn), 所以，它的應(yīng)用范圍是最廣泛的叭由于VGA接口輸出模擬信號，在分辨率提高 的情況下，VGA信

11、號所顯示的圖像有明顯的失真。DVI接口是一種數(shù)字視頻接口，它的支持較高的視頻分辨率。DVI接口特別 適于作為液晶顯示器的視頻信號輸入，能夠最大限度的發(fā)揮液晶顯示器清晰度高 圖像失真小的優(yōu)勢。但DVI接口比較大，影響了使用性能。HDMI接口是目前很新型的一款視頻接口，它是DVI接口的升級版。除了輸 出數(shù)字信號，支持較高分辨率以外，它還可以同時輸出音頻信號。并且HDMI 接口非常小巧，使用方便。但目前來說，HDMI接口價格偏貴。隨著PCI總線的推出，現(xiàn)在的圖像采集卡借助PCI總線的線性突發(fā)傳輸?shù)奶?點，可采用面向計算機存儲器的圖像采集方式，即模擬圖像通過A/D轉(zhuǎn)換器后， 先存于PCI總線產(chǎn)品自身的

12、緩沖器中(一般只需幾K的容量)叫 當(dāng)緩沖器滿后 第二童系統(tǒng)的方案設(shè)計和組成直接把圖像數(shù)據(jù)傳輸給計算機的物理存儲器。因此電路設(shè)計較為簡化、成本低、 采集速度快、數(shù)據(jù)傳輸流暢，基本滿足24幀/s的圖像釆集要求叭而隨著PCI-Express總線的提出，又將數(shù)據(jù)傳輸?shù)乃俾侍嵘揭粋€新的臺階。 作為第三代高性能10總線，其總線結(jié)構(gòu)采取了根本性的變革：并行總線變?yōu)榇?總線，引腳數(shù)大大地減少；點到點的互連。這些變革不僅提高了數(shù)據(jù)傳輸?shù)乃俾剩?而且大大地減少了電路設(shè)計的成本。將這種總線應(yīng)用到視頻采集卡中，不但能夠 緩解數(shù)據(jù)吞吐速率不匹配的矛盾，還能夠簡化電路的設(shè)計。1.2本課題的目標(biāo)和意義本課題的主要目的是

13、設(shè)計開發(fā)一款基于PCI-E總線的采集VGA信號的圖像采 集卡。該卡能夠?qū)崟r的采集一臺機器上輸出的多種分辨率(640x480、800x600、 1024x768> 1280x1024、1600x1200)和不同刷新率下(60Hz, 72Hz, 75Hz, 85Hz) 的圖像信號，并以盡可能高的速度送入電腦硬盤保存，圖像量化位數(shù)達(dá)到24位。 目前國內(nèi)外有很多實現(xiàn)該功能的采集卡，而且達(dá)到的性能指標(biāo)也很高，并且集成 了大量的圖像處理功能。但是，這些圖像采集卡的價格也非常昂貴，限制了其在 國內(nèi)的應(yīng)用。所以，盡量降低圖像采集卡的成本，也是我們研究的目標(biāo).該類型的圖像采集卡，不光可以應(yīng)用與教育視頻及錄

14、像的制作，而且可以直 接從網(wǎng)絡(luò)上下載視頻資源，制成光碟發(fā)售，具有一定的實用價值。1.3作者的主要工作本論文的主要工作是設(shè)計一個高分辨率圖像采集系統(tǒng)系統(tǒng)，能根據(jù)需要實時 采集不同分辨率和刷新率下的電腦視頻信號(VGA)圖像，并通過PCIExpress總 線傳入電腦連續(xù)存儲和顯示。作者的主要工作如下：1. 制定整個系統(tǒng)方案以及芯片的選型：2. 編寫系統(tǒng)FPGA程序，完成了基于PCI-Express總線的采集卡驅(qū)動程序以及 上位機控制程序；3. 完成FPGA內(nèi)部程序的調(diào)試及系統(tǒng)綜合調(diào)試。第二章系統(tǒng)的方案設(shè)計和組成2.1圖'象處理系統(tǒng)的基本組成圖像處理系統(tǒng)一般由A/D轉(zhuǎn)換模塊，數(shù)字信號處理模塊

15、，D/A轉(zhuǎn)換模塊以及 存儲模塊等幾個主要部分組成，如圖31所示。圖像輸入信號首先通過A/D轉(zhuǎn)換 模塊或解碼模塊，輸入到信號處理模塊，進(jìn)行信號的實時采集和編解碼操作，然 后把得到的數(shù)據(jù)暫存在外部存儲模塊中，根據(jù)實際需求對該采集獲得的數(shù)據(jù)進(jìn)行 各種所需的處理，這是信號處理系統(tǒng)的核心部分，最后把處理后的數(shù)據(jù)送給D/A 或編碼模塊，并控制它們的輸出。2.2核心控制模塊的選擇方案近年來，隨著微電子技術(shù)的迅猛發(fā)展和芯片制造工藝的提高，頻率更高，性 能更強的DSP和FPGA不斷涌現(xiàn)。與此同時，由于DSP和FPGA技術(shù)的大量采用， 圖像采集與處理的硬件結(jié)構(gòu)方面也發(fā)生了重大變化，它平行處理結(jié)構(gòu)漸漸取代了 串行結(jié)

16、構(gòu)，由單片DSP或FPGA處理器發(fā)展成多DSP或FPGA處理器系統(tǒng)，或 帶陣列DSP和FPGA的高速處理系統(tǒng)。下面對DSP和FPGA做一個簡單的比較。DSP作為可編程超大規(guī)模集成電路（VLSI）器件，是通過可下載的軟件或固 件來實現(xiàn)擴展算法和數(shù)字信號處理功能的，其最典型的用途是實現(xiàn)FIR濾波器和 FFT算法.在硬件上，DSP最基本的構(gòu)造單元是被稱為MAC的乘加器，它通常 被集成在數(shù)據(jù)信道中，這使得指令周期時間可以跟硬件的算術(shù)周期時間相同。此 外，DSP芯片還有若干個獨立的片存儲器、ROM、RAM、并行功能單元、鎖相 環(huán)（PLL）、振蕩器、幾條8位或16位的總線、時鐘中斷電路等。為滿足無線便攜

17、式器件無電保存數(shù)據(jù)的要求，DSP芯片還采用了諸如閃速存儲器、鐵電存儲器等 技術(shù)。當(dāng)前，大多數(shù)的DSP芯片采用改進(jìn)的哈佛結(jié)構(gòu)，即數(shù)據(jù)總線和地址總線相 互分離，使得處理指令和數(shù)據(jù)可以同時進(jìn)行，提高了處理效率。另外還采用了流 水線技術(shù)，將取指、取操作數(shù)、執(zhí)行等步驟的指令時間可以重疊起來，大大提髙 運算速度。FPGA指的是現(xiàn)場可編程門陣列，它的基本功能模塊是由n輸入的查找表， 存儲數(shù)據(jù)的觸發(fā)器等組成。將査找表和觸發(fā)器用可編程的布線資源連接起來，就 可以實現(xiàn)不同的組合邏輯和時序邏輯。由于FPGA內(nèi)部結(jié)構(gòu)的特點，它可以很容 易的實現(xiàn)分布式的算法結(jié)構(gòu)，這一點對實時視頻信號處理十分有利。因為實時視 頻信號處理

18、中通常都需要大量的并行運算，而這些并行運算往往需要大量的乘和 累加操作，而通過分布式的算術(shù)結(jié)構(gòu)，F(xiàn)PGA可以有效地實現(xiàn)乘和累加操作。實時視頻處理對系統(tǒng)性能的要求極高，因此幾乎所有只具最簡單功能的通用 DSP都不具備這項功能?？删幊踢壿嬈骷试S設(shè)計人員利用并行處理技術(shù)實現(xiàn)視 頻信號處理算法，并且只需單個器件就能實現(xiàn)期望的性能。基于DSP的解決方案 通常需要在單板上嵌入許多DSP,以得到必需的處理能力，這無疑將增加程序資 源開銷和數(shù)據(jù)存儲器資源開銷。FPGA現(xiàn)有的面向信號處理的工具和IP模塊還比不上發(fā)展較為成熟的DSP所 擁有的工具和軟件。這些綜合因素形成了 FPGA的一個重大缺點：BDTI公司的

19、分 析表明，優(yōu)化FPGA復(fù)雜信號處理功能所花費的時間是優(yōu)化DSP的5倍。盡管存 在這種缺點，F(xiàn)PGA的巨大性能優(yōu)勢還是使其成為一些高端信號處理應(yīng)用的技術(shù)選 擇。根據(jù)以上比較，由于本系統(tǒng)要進(jìn)行大規(guī)模的多通道的圖像采集與處理，我們 采用FPGA作為核心控制模塊。2.3高速視頻AD的選擇2.3.1高速視頻AD的發(fā)展現(xiàn)狀高速視頻AD即為對電腦輸出的VGA模擬圖像信號進(jìn)行采集和轉(zhuǎn)換的器件。 3第二章系統(tǒng)的方案設(shè)計和組成隨著數(shù)字視頻技術(shù)的發(fā)展，系統(tǒng)對圖像采集的速度和采集圖像的質(zhì)量提出了更高 的要求，技術(shù)復(fù)雜的視頻AD芯片由此也得到了一定的發(fā)展?？偟膩砜矗曨lAD 的發(fā)展是性能價格比不斷提高的過程，它有以下

20、的現(xiàn)狀何：1. 內(nèi)部處理復(fù)雜，接口不斷簡化。2. 越來越高的轉(zhuǎn)換速率。3. 實現(xiàn)對更高分辨率的采集。4. 低電壓驅(qū)動、低功耗。2. 3. 2高速視頻AD的組成于電視信號的采集不同，電腦圖像采集的采樣率更高，由此高速視頻AD也 就孕育而生了。表31給出了不同分辨率下的像素速率，例如，XGA分辨率下需 要94.5MHZ像素速率，但是很多液晶面板刷新頻率限制在75HZ,輸出的像素頻 率只能達(dá)到78.5MHZ,因此需要一個視頻AD芯片進(jìn)行轉(zhuǎn)換。表21不同分辨率下的像素速度刷新率(Hz)像素速率(MHz)SVGA (800x600)7249.5007550.0008556.250XGA (1024x76

21、8)7075.0007578.7508594.500SXGA (1280x 1024)60108.00075135.00085157.500普通的視頻AD采樣芯片，其內(nèi)部有一個模擬信號輸入的可編程放大器PGA (program mable gain amplifier)對模擬信號進(jìn)行放大，隨后三個AD轉(zhuǎn)換器對放大 的圖像信號進(jìn)行模數(shù)轉(zhuǎn)換，一個鎖相環(huán)(Phase-Locked Loop)用于產(chǎn)生像素時鐘, 除外還有一個"display timing generator"模塊，產(chǎn)生外部圖像處理芯片所需要的各種 控制信號，如圖32所示。其中RGB為模擬輸入，I_HS為行頻信號，I

22、_VS為場 頻信號，RX:0, GX:0, BX:0為經(jīng)過A/D變換后的8位數(shù)字信號，0 HS為輸 出的行頻信號，O.VS為輸出場頻信號，OCLK為輸出的像素時鐘由于在髙分辨率下的像素速度有可能高于AD轉(zhuǎn)換器的最大采樣速度，從而造成像素點遺失。大多數(shù)視頻AD解決的方法是奇偶像素交替法。即以一半的像 素頻率進(jìn)行采樣，在奇數(shù)幀采集到奇數(shù)點，偶數(shù)幀采集到偶數(shù)點，然后組合為一 幅圖。例如，在94.5MHZ的XGA( 1024x768)分辨率，AD轉(zhuǎn)換器工作在48MHz 下，這樣采集到完整的一幅完整的圖像是由實際的奇偶兩幀怪像拼裝而成的，這 也就需要沒計者把這些數(shù)據(jù)儲存在一個緩沖區(qū)中，提取時進(jìn)行重新組合

23、。®:0:01 m m rl fl RGBO_HSO_VSO CLK圖22視頻AD的內(nèi)部組成2.3.3幾款常用的高速視頻AD現(xiàn)在的AD市場上，主要有ADI, TI, Philips幾個公司曲產(chǎn)品。它們使用方 便，功能強大，可靠性強?，F(xiàn)在對這三個公司產(chǎn)品簡單比較。AD988x系列是ADI公司的主力產(chǎn)品，AD9888和AD98884使用又最為廣泛。 AD988X芯片擁有單(雙)通道輸入，采樣寬度為8位，采樣率最高可達(dá)205Msps, 最高能采集分辨率為2048x1536、刷新率為85 Hz的輸入.對于分辨率高于 1600x1280、刷新率離于85 Hz的輸入，因為像素率的兩倍高于最高工作

24、頻率速率 205MHz,根據(jù)采樣定理，不能無失真的采樣，所以此時使用奇偶交替采樣法，即 在第一幀只采奇數(shù)點的像素，第二幀采偶數(shù)點的像素，在后期處理中組合拼接形 成一幅完整的圖像，就可以實現(xiàn)采集高分辨率圖像的目的。A/D的工作模式以及 采樣時鐘頻率，RGB信號輸岀模式等參數(shù)都是由內(nèi)部的控制寄存器的值決定，可 以通過廠c總線進(jìn)行設(shè)置和修改2剛。TI公司的THS8083支持RGB、YUV兩種信號輸入。它最髙支持1024 x 768 分辨率和80MHz的采樣頻率。輸入為單通道，輸出為雙通道，采樣寬度為8位。 通過THS8O83內(nèi)部的鎖相環(huán)(PLL),能進(jìn)行頻率檢測，并能通過尸C對其內(nèi)部 寄存器的配置，

25、使采樣芯片自適應(yīng)的根據(jù)行頻來調(diào)整采樣頻率，范圍為13-80MHZ, 還能編程控制輸岀相位和時鐘頻率何。TI公司的TVP7000時他最新研制的一款視頻AD,也支持RGB和YUV多種 輸入，最高支持SXGA (1280x 1024), 75HZ的刷新頻率，最高能到150MHZ的 采樣頻率。它有3通道輸入，單通道輸出，采樣精度為10位。其他功能和THS8083 相剛戮SAA6713是philips公司的一款優(yōu)秀的視頻AD芯片，它不但支持RGB模式 的VGA輸入，還支持DVI輸入，最高分辨率達(dá)到SXGA (1280 x 1024),它有RGB 和DVI雙通道輸入，雙通道輸出，8位的采樣寬度。內(nèi)部帶有鎖

26、相環(huán)，能通過I2C 總線配置其采樣頻率和時鐘輸岀頻率，能對色度和亮度型號進(jìn)廳調(diào)節(jié)，有很好的 采樣效果綜上所述，各個公司的器件都有各自的優(yōu)勢和缺點，我們需要根據(jù)自己的需 要進(jìn)行仔細(xì)篩選。AD9888它的采樣率很高，釆樣范圍廣，但是不支持YUV信號 輸入；而THS8083支持多種輸入，但釆樣速率低；TVP7000支持較高的分辨率， 也有較高的采樣精度，但是沒有DVI數(shù)字視頻接口； SAA6713具備了數(shù)字模擬接 口，但是支持分辨率較低，采樣寬度低。表32列出了這幾個誥件的主要參數(shù)。表22五種視頻AD的參數(shù)比較器件名稱采樣精度 (BIT)最大采率(MSPS)最大分辨率模擬輸入 接口數(shù)輸入方式AD98

27、848140SXGA (1280x 1024)1RGBAD98888205QXGA (2048 x 1536)2RGBTHS8083880XGA (1024x768)1RGB/YUV/YCbCrTVP700010150SXGA (1280x 1024)3RGB/YUV/YCbCrSAA67138150SXGA (1280x 1024)1RGB / DVI由于我們的系統(tǒng)輸入為RGB色度信號，需要高達(dá)1280x 1024分辨率的圖像 顯示和200MSPS的釆樣速率，所以選擇AD公司的AD9888芯片。2.4外部存儲器的選擇方案2.4.1 SRAM和DRAM的基礎(chǔ)知識與比較SRAM是“Static

28、RAM （靜態(tài)隨機存儲器）”的簡稱，之所以這樣命名是因為當(dāng) 數(shù)據(jù)被存入其中后不會消失（同DRAM動態(tài)隨機存儲器是不同，DRAM必須在一 定的時間內(nèi)不停的刷新才能保持其中存儲的數(shù)據(jù)）。一個SRAM單元通常由46只 晶體管組成，當(dāng)這個SRAM單元被賦予0或者1的狀態(tài)之后，它會保持這個狀態(tài) 直到下次被賦予新的狀態(tài)或者斷電之后才會更改或者消失。SRAM的速度相對比 較快，而且比較省電，但是存儲lbit的信息需要46只晶體管制造成本太高。DRAM比SRAM控制起來要麻煩得多，但同時也比SRAM便宜得多，而且, 由于每個存儲單元只包含一個晶體管，所以，占用的物理空間小，在容量上也可 以做得更大。DRAM中

29、較常用的有SDRAM和DDR SDRAM：SDRAM指的是Synchronous DRAM （同步動態(tài)隨機存儲器），是目前使用最 為廣泛及普通的一種存儲器類型。就如其名字所示，它是同步妁，也就是其工作 速度與系統(tǒng)總線速度是同步的，工作時鐘周期最小可為5ns。DDR SDRAM指的是Double Data Rate SDRAM （雙倍數(shù)據(jù)率同步動態(tài)隨機存 儲器），是目前SDRAM的更新產(chǎn)品，DDR SDRAM的核心建立在SDRAM的基礎(chǔ) 上，但在速度和容量上有了進(jìn)一步的提高。相對于現(xiàn)在使用的SDRAM,理論上 DDR SDRAM存儲器可提供雙倍于SDRAM的速度，這樣也將帶來雙倍的性能。 與SD

30、RAM 一樣，DDR SDRAM也是與系統(tǒng)總線時鐘同步的，不同點在于DDR SDRAM在時鐘的上升沿與下降沿時都進(jìn)行數(shù)據(jù)處理與傳輸，而SDRAM只在時鐘 的上升沿讀取數(shù)據(jù)，因此不需要提高時鐘的頻率就能加倍提高SDRAM的速度， 但控制相對復(fù)雜。2.4.2外部存儲器的選擇在圖像采集系統(tǒng)中，最高分辨率要求達(dá)到1600x1200,而A/D轉(zhuǎn)換器的量化 位數(shù)為8位，且分為RGB三個通道，因此，我們存儲一幀圖像至少需要的存儲器 容量為：1600x1200x8x3 =46080000Bit = 5.49M Bytes 約5.5Mbyte。由于需要的容量太大，不可能存放在芯片內(nèi)部的RAM中，所以必 須使用外

31、部存儲器來解決。從系統(tǒng)時鐘來考慮，目前，設(shè)計的系統(tǒng)時鐘在100 166MHz之間，對于SRAM, SDRAM和DDR SDRAM,這個時鐘都可以滿足。所 以，時鐘的限制可以忽略。從成本來考慮，在同等容量的存儲器中，SRAM的成 本要比DRAM的成本高很多。從器件體積考慮，單片SRAM的容量很小，需要多 片來組合，這樣體積就比采用DRAM的要大很多。從控制的復(fù)雜度來考慮，SRAM 的控制最簡單，不需要刷新操作，其次是SDRAM,它的控制難點在于需要刷新操 作，控制最復(fù)雜的是DDR SDRAM,它在時鐘的上升沿和下降沿都要進(jìn)行數(shù)據(jù)傳 輸。綜上所述，從單片容量，時鐘，體積，控制復(fù)雜度等幾方面綜合考慮

32、，SDRAM 是最佳選擇。它的優(yōu)點是成本低，速度和體積也完全可以滿足我們的要求，雖然 控制比SRAM要復(fù)雜一些，但現(xiàn)在都有成熟的解決方案，況且價格比SRAM便宜 很多，有效的降低了設(shè)計成本，因此設(shè)計選用SDRAMo由于DDR SDRAM時鐘 過高，上升沿和下降沿都要進(jìn)行數(shù)據(jù)采集，因此控制極為復(fù)雜，而SDR SDRAM 采用單沿觸發(fā)，頻率在100166MHz之間，有成熟的控制模塊，而且價格比DDR SDRAM低，符合設(shè)計要求，最后選擇使用SDR SDRAM。2.5 PCI-Express接口方案的選擇2.5.1 PCI-Express 總線簡介PCI-Express是第三代高性能10總線，在總線

33、結(jié)構(gòu)上采取了根本性的變革，主 要體現(xiàn)在兩個方面：一是由并行總線變?yōu)榇锌偩€；而是采用點到點的互連。PCI-Expressl.O支持每條通路在每個方向上的數(shù)據(jù)傳輸率達(dá)2.5GBps,每字節(jié) 10位編碼，這樣兩個方向的帶寬可達(dá)0.5GBps,整個鏈路的總帶寬等于0.5GBps 乘以所含的通路數(shù)。每條鏈路的通路數(shù)可根據(jù)具體要求裁剪，有效通路數(shù)有7種 可選，這樣最高傳輸率可達(dá)16GBps,大大高于目前任何一種總線，可滿足當(dāng)前及 將來一段時間高速設(shè)備帶寬要求。由于總線變?yōu)殒溌?，引腳數(shù)大大減小，每引腳 的平均帶寬大幅提升，有助于PCI-Express成本的降低。PCI-Express突破傳統(tǒng)總線的另一個特

34、點是采用點到點的互連方法，每個設(shè)備 都由獨立的鏈路連接，獨享帶寬，這是提高傳輸率的有效解決方案。PCI-Express總線結(jié)構(gòu)將一條鏈路視為一條總線，從而從地址空間，配置機制 和軟件上都保持與傳統(tǒng)PCI總線的兼容。個PCI-Express設(shè)備占一條總線（鏈路）， 所以在基于PCI-Express的計算機內(nèi)，橋和總線的數(shù)目很多。傳統(tǒng)PCI設(shè)備亦可在9電子科技大學(xué)碩士學(xué)位論文PCI-Express 平臺上運行，通it PCI-Express 到 PCI 的橋，可引岀 PCI (or PCI-X) 總線，傳統(tǒng)PCI設(shè)備掛在這樣的總線上便可融入PCI-Express結(jié)構(gòu)。2.5.2方案選擇PCI-Ex

35、press總線接口主要有兩種實現(xiàn)方案，一種是利用專用橋芯片來實現(xiàn)， 另外一種是通過FPGA內(nèi)部程序模擬PCI-Express總線時序，實現(xiàn)與PC的連接。 下面分別比較這兩種方案的優(yōu)缺點。釆用專用橋芯片的優(yōu)點是易于系統(tǒng)的開發(fā)，縮短開發(fā)周期，易于系統(tǒng)維護。 缺點在于會增加PCB面積，增加布線難度以及系統(tǒng)的硬件成本。而第二種方案采 用FPGA模擬PCI-Express總線，優(yōu)點是減小了布局布線難度，降低了硬件成本。 但是程序?qū)崿F(xiàn)極其復(fù)雜，如果選用現(xiàn)有的IP核，則PCI-Express IP核的實現(xiàn)并不 是太成熟，并且IP核價格不菲。所以最終決定采取專用芯片的方式來實現(xiàn) PCI-Express 總線接

36、口。本設(shè)計根據(jù)橋的類型和橋的規(guī)模重點考慮以下幾種橋芯片。如表3-3所示,PEX8311是一款PLX公司的PCI-Express與局部總線的橋接芯 片，該芯片垠大的優(yōu)點是，局部總線控制簡便，它的內(nèi)部寄存器與許多PCI與局 部總線的橋接芯片的相同，如：PCI9054, PCI9656等，可以方便地用于扳卡的升 級，缺點就是引腳數(shù)太多，增加布局布線難度；PEX8114是一款PLX公司的 PCI-Express與PCI或PCI-X總線的橋接芯片，它的PCI-Express總線端是X4的結(jié) 構(gòu)，能夠達(dá)到高達(dá)lOGbps的數(shù)據(jù)傳輸率，但是在本設(shè)計中，如此高的數(shù)據(jù)率并不 能得到充分的利用，而且X 4的PCI

37、-Express接口增加了 PCB設(shè)計的難度:PEX8111, PEX8112和XI02000A都是PCI-Express與PCI的橋接芯片，且理想數(shù)據(jù)傳輸率都 為2.5Gbps,都能滿足本設(shè)計中數(shù)據(jù)傳輸?shù)囊?，考慮成本和布板難度最終決定使 用PLX公司的PEX8111.表23兒種PCI-Express橋接芯片的比較器件名稱廠商橋的規(guī)模橋的類型管腳數(shù)PEX8111PLX32bit 66MHz PCI BUS xl PCI Express BUS (2.5Gbps)PCI-Express to PCI161/144PEX8112PLX32bit 66MHz PCI BUSxl PCI Expre

38、ss BUS (2.5Gbps)PCI-Express to PCI161/144PEX8U4PLX64bit 66MHz PCI/PCI-X BUSPCI-Express to PCI256第三章FPGA程序模塊設(shè)計x4 PCI Express BUS (lOGbps)PEX8311PLX32bit 66MHz Local BUS xl PCI Express BUS (2.5Gbps)PCI-Express to Generic local337X102000ATI32bit 66MHz PCI BUSxlPCI Express BUS (2.5Gbps)PCJ-Express to PC

39、I201/1752-6系統(tǒng)整體方案設(shè)計本設(shè)計中，選用Altera公司的EP1C12F324 FPGA作為數(shù)字信號處理核心芯片, 因為它有1.2萬個邏輯單元(LE),249個具有多種模式的I/O 口，核心電壓為1.5V, 低功耗，可以直接連接外圍的各種接口器件，如AD轉(zhuǎn)換器，SDRAM存儲芯片等。 圖像輸入端的A/D或解碼模塊選用ADI公司的AD9888,因為該芯片能支持到 1600x1280分辨率下的圖像采集，雙通道輸出，最高采樣頻率能達(dá)到205 MHz,符 合設(shè)計的要求。SDRAM選用現(xiàn)代公司的HY57V28820HCT-K,它是一款容量為 128M bytes,時鐘頻率最高支持133MHz

40、,有4個Bank的8位存儲器，能存儲2 幀以上1600x1280分辨率下的圖像，滿足設(shè)計要求。由于存在和計算機大量的數(shù) 據(jù)通信，我們選用了 XI的PCI-Express總線結(jié)構(gòu)。它的理論速度能達(dá)到250MB/S, 并且計算機控制方便。為了降低設(shè)計難度，選用丁一款PC】到PCI-Express的橋接 芯片PLX公司的PEX8111,通過它能方便的實現(xiàn)PCI-Express總線到PCI總線的 轉(zhuǎn)換，其中PCI-Express接口與PC相連，PCI接口與硬件相連，PCI總線時序由 FPGA內(nèi)部程序?qū)崿F(xiàn)，整體框圖如圖33所示。圖23系統(tǒng)整體框圖2.7本章總結(jié)本章通過大量的比較分析，詳細(xì)介紹了數(shù)字信號處

41、理器，高速AD,外部存儲 器，PCI-Express接口等圖像采集卡系統(tǒng)核心模塊的實現(xiàn)方案及芯片選擇。最后給 出了圖像采集卡系統(tǒng)的整體方案。#第三章FPGA程序模塊設(shè)計第三章FPGA程序模塊設(shè)計3. 1 FPGA 簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列， 它是在PAL、GAL> EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專 用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不 足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA (Logic Cell Array)

42、這樣一個新概念，內(nèi)部包 括可配置邏輯模塊CLB (Configurable Logic Block)>輸出輸入模塊IOB (Input Output Block)和內(nèi)部連線(Interconnect)三個部分。FPGA的基本特點主要有：采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。FPGA是ASIC中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。FPGA采用高速CHMOS I藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠

43、性的最佳選擇之一。 目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA 公司的Cyclone系列等。3.1.1 EP1C12 簡介Altera Cyclone FPGA是目前市場上性價比最優(yōu)且價格最低的FPGA之一。器 件基于成本優(yōu)化的全銅1.5V SRAM工藝，容量從2910至20060個邏輯單元，具 有多達(dá)294912bit嵌入RAM。Cyclone FPGA支持各種單端I/O標(biāo)準(zhǔn)，如LV1TL、 LVCMOS、PCI和SSTL-2/3,通過LVDS和RSDS標(biāo)準(zhǔn)提供多達(dá)129個通道的差 分I/O支持。每個LVDS通道高達(dá)640Mbpso Cyclone器

44、件具有雙數(shù)據(jù)速率(DDR) SDRAM和FCRAM接口的專用電路。Cyclone FPGA中有兩個鎖相環(huán)(PLLs)提 供六個輸出和層次時鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計的時鐘管理電路。系統(tǒng)設(shè)計中選用Cyclone EP1C12F324C8,主要因為本設(shè)計需要6000個左右的 邏輯單元(LE)和200個左右10 口與FPGA連接，而Cyclone EP1C12F324C8具 有12060個邏輯單元(LE), 239616 bits RAM, 2個鎖相環(huán)(PLL)和249個可配 置10 口，正好滿足設(shè)計要求。EP1C12中具有兩個可編程鎖相環(huán)(PLL)和八個全局時鐘線，提供健全的時 鐘管理和頻率合成功能，實

45、現(xiàn)疑大的系統(tǒng)性能。EP1C12PLL具有多種高級功能， 如頻率合成、可編程相移、可編程延遲和外部時鐘輸出。這些功能允許設(shè)計者管 理內(nèi)部和外部系統(tǒng)時序。3.2 FPGA模塊設(shè)計本系統(tǒng)中，F(xiàn)PGA程序?qū)崿F(xiàn)了對圖像采集及數(shù)據(jù)傳輸過程的控制。根據(jù)各個功 能的不同，大致可以分為六個模塊。他們分別是AD9888數(shù)據(jù)采集模塊，SDRAM 存儲器讀寫模塊，PCIMaster模塊、PCISlave模塊、I2C總線配置模塊和仲裁模塊 Arbitero除此之外還用到了 Altera自帶的一些免費IP core ,如異步雙口 FIFO, PLL倍頻器和SDRAM Controller模塊等，系統(tǒng)框圖如圖3-1所示：圖

46、31 FPGA內(nèi)部模塊框圖FIFO -s DlRIAIMl控制|«1|3.2.1 AD9888數(shù)據(jù)采集模塊該模塊的主要功能是接受AD9888傳輸來的圖像RGB視頻數(shù)據(jù)，并將數(shù)據(jù)實 時的送入FIFO中。它的工作時鐘使用像素時鐘信號，除了數(shù)據(jù)輸入外，還有一些 FIFO控制信號及與SDRAM模塊交互的信號。它的接口定義如圖32所示：其中,dataclk為輸入像素頻率,RGB_A為經(jīng)過AD轉(zhuǎn)換后視頻采樣信號,hsync 為行頻信號，vsync為場頻信號，cmdjjc為電腦輸入的控制信號，他主要通知 AD9888模塊當(dāng)前采集圖像的分辨率和刷新頻率,data_AD為輸出的視頻采樣信號， call

47、_AD_rdreq為標(biāo)志位，當(dāng)一行信號數(shù)據(jù)已經(jīng)在AD_FIFO中儲存完畢時置位， AD_fifo_ack在SDRAM模塊己經(jīng)從AD_FIFO中讀完一行數(shù)據(jù)的時置位，ckinv為 時鐘翻轉(zhuǎn)信號，其它的為FIFO控制信號和測試信號。具體工乍流程為：首先，當(dāng)PC發(fā)起圖像釆集后，AD9888模塊接收從PC傳來的控制信號 Cmdjjc,從中獲取當(dāng)前采集圖像的分辨率，刷新頻率等信息。然后，等待場頻信號（vsync）有效，場頻信號有效后，進(jìn)入等待狀態(tài)，等待 行頻信號（hsync）有效后開始采集。隨后，當(dāng)行頻信號有效后，打開計數(shù)器，（例如分辨率為800x600情況下，計 數(shù)器為800）向FIFO存儲色度信號（

48、data_AD）,計數(shù)到800個點后，一行圖像數(shù) 據(jù)采集完畢，并全部送入FIFO,停止存儲，計數(shù)器清零。最后，通知SDRAM模塊讀取數(shù)據(jù)，然后重復(fù)上面的操作，直到數(shù)據(jù)存儲完 畢。RGB.AP3 .0 hsync vsync cmdj>cpi.0 datadkd3tt_ADp3 0X4).«irvsedwW.O AD.fifo.ick rrtHe ovtrADM 屮0 cldnv如Jed卩switch .abvs_tst(15.D15第三章FPGA程序模塊設(shè)計#第三章FPGA程序模塊設(shè)計圖32 AD9888模塊接口定義#第三章FPGA程序模塊設(shè)計本系統(tǒng)核心部份工作的時鐘頻率為10

49、0MHz,進(jìn)行圖像數(shù)據(jù)采集時，分辨率和 刷新頻率的不同，決定著像素點頻率dataclk的不同，當(dāng)分辨率或刷新率比較大時, 像素點頻率可能大于100MHz,這時會出現(xiàn)采集不完整的問題。本文中采取了奇偶交錯采樣法解決這一問題。所謂奇偶交錯采樣法，即在第一 場圖像中采集像素的奇數(shù)點，而在接下來一場中使用AD9888的ckinv信號，讓 dataclk翻轉(zhuǎn)，采集像素的偶數(shù)點，最后將采集來的兩場圖像數(shù)據(jù)傳入上位機，由 上位機將數(shù)據(jù)組合成一幀完整的圖像。由于像素頻率dataclk與系統(tǒng)核心部份時鐘100MHz不匹配，為了能保證圖像 采集質(zhì)量，采用了乒乓操作，即使用了兩個FIFO, AD9888對一個FIF

50、O存數(shù)時， SDRAM從另一個FIFO取數(shù)，從而做到了輸入無像素點遺漏。乒乓操作的具體原 理如圖33所示。圖3-3乒乓操作示意圖輸入的圖像采集數(shù)據(jù)通過FIFO控制擇單元,分時的被送到Al和Bl兩個FIFO 中。例如在采集第一幀圖像數(shù)據(jù)的時間內(nèi)，數(shù)據(jù)流被緩存到A1模塊中，同時將 B1模塊中的數(shù)據(jù)取出，進(jìn)行運算后存儲到B2模塊中，并將A2模塊中的數(shù)據(jù)輸出 SDRAM模塊。在采集第二幀視頻的時間內(nèi)，輸入的圖像數(shù)據(jù)流緩存在B1模塊中, 同時把A1模塊中上次存儲的數(shù)取出，進(jìn)行運算后存儲到A2模塊中，并輸出B2 模塊中的數(shù)據(jù)到SDRAMoAD9888接口模塊的FPGA內(nèi)部程序流程圖如圖3-4：圖3-4AD

51、9888圖接口模塊程序流圖3.2.2 SDRAM存儲器讀寫模塊該模塊是數(shù)據(jù)緩存模塊，它負(fù)責(zé)把從AD9888接口模塊寫入AD_FIFO中的圖 像數(shù)據(jù)信號讀出，存入外部SDRAM中。一幀數(shù)據(jù)儲存完后，它再將SDRAM中 的圖像數(shù)據(jù)依次取出，放入到PCI_FIF0中，等待PCIMaster模塊的調(diào)用。它的接 口如圖35所示：時鐘elk 100為100MHz, AD_data為AD9888寫入AD_FIFO中的圖像數(shù)據(jù)， data_RGB為從SDRAM中讀入的圖像數(shù)據(jù)，call_AD_rdreq在一行信號數(shù)據(jù)已經(jīng) 在AD_FIFO中儲存完畢后置位，AD_fifb_ack在SDRAM模塊已經(jīng)從AD_FI

52、FO中 讀完一行數(shù)據(jù)后置位。cmd_pc是從上位機傳入的控制信號，包含有當(dāng)前采集分辨 率，刷新頻率等信息。pci_rd_ack為PCIMaster模塊已經(jīng)從PCI_FIFO中讀完一行 數(shù)據(jù)的標(biāo)志，pci rd en為已經(jīng)將一行數(shù)據(jù)存入PCI_FIFO中的標(biāo)志，ram_data為 輸入SDRAM的數(shù)據(jù)，ram_addr為選取的SDRAM存儲地址，emd, cmdack, dm 為SDRAM的控制信號，其它信號為AD_FIFO和PCI_FIFO的控制信號。如00 mAO_da>P3. (uu_Roep3 Ji caT/D.eg AO.rdtfr0y cmdcpiJn cmdxA pc.wmr

53、ftd«(W JJac.ogrrvnqups 心 AD.MoR AD.rtrtq rU.ld.fUUe Q ©nP.JJ J dau.u 尸rttfopi 如 陽R srw n poi.E.S test P圖3-5 SDRAM讀寫模塊輸入輸出引腳定義本模塊的工作流程為：首先，從PCIMaster模塊讀入cmd_pc命令信號，確定SDRAM內(nèi)需要的行數(shù) 和每行的點數(shù)。然后，初始化SDRAM,硬件上電后需要200us才能穩(wěn)定工作，在等待過后配 置SDRAM。主要是通過地址線ramaddr寫SDRAM的內(nèi)部寄存器(mode_register)> 配置讀寫模式。本系統(tǒng)采用突發(fā)

54、讀寫，輸出數(shù)據(jù)以頁為單位。然后等待數(shù)個延時。配置完成后，進(jìn)行讀寫SDRAM的操作。進(jìn)行寫操作時首先待call_AD_rdreq置位后，向SDRAM傳輸寫(WRITE)命 令，同時在地址線上輸出寫入的BANK和地址，這樣對應(yīng)的SDRAM存儲區(qū)域才 解除鎖定狀態(tài)，可以被訪問。隨后，打開計數(shù)器，進(jìn)行連續(xù)的寫入。當(dāng)寫完一行 數(shù)據(jù)，如1024個點時，使用PRECHAGE命令中止本次讀寫，同時使AD_fifo_ack 有效并使地址計數(shù)器自加1024,然后進(jìn)行REFRESH后等待第二行數(shù)據(jù)寫入。重 復(fù)上面的操作，直到寫完一幀的數(shù)據(jù)。隨后，程序進(jìn)入讀入狀態(tài)，地址計數(shù)器清零。讀入時，還是向SDRAM發(fā)出 讀取(

55、READ)命令，同時打開地址計數(shù)器，傳入選去的BANK和初始地址。等 待2個時鐘周期后，開始讀取數(shù)據(jù)。直到一行數(shù)據(jù)全部存入PCI_FIFO之后，使用 PRECHARGE命令，終止本行的讀寫，同時使pci_rd_en有效允許PCIMaster模塊 從PCI_FIF 0讀出數(shù)據(jù)，地址計數(shù)器自加1024,然后進(jìn)行REFRESH,等待pci_rd_ack 有效后將第二行數(shù)據(jù)讀入。重復(fù)上面的操作，直到讀入一幀圖像的數(shù)據(jù)，程序進(jìn) 入等待狀態(tài)。SDRAM的讀寫操作均采用有限狀態(tài)機編寫，主狀態(tài)分為等待(idle), 初始配置(config_ram),連續(xù)寫入(write_ram),連續(xù)讀出(read_ram)

56、和讀寫結(jié) 17第三章FPGA程序模塊設(shè)計束(read end)四個狀態(tài)，具體的狀態(tài)轉(zhuǎn)移圖如36所示:圖3-6 SRAM模塊狀態(tài)轉(zhuǎn)移圖3.2.3尸C配置模塊"C模塊模擬了一個尸C總線時序，承擔(dān)著配置AD9888芯片寄存器的任務(wù)。 通過不斷根據(jù)分辨率配置AD9888,實現(xiàn)了對不通分辨率圖像的實時采集。本系統(tǒng)中，VGA信號采集芯片AD9888的內(nèi)部部分寄存器：時鐘分頻器(01H PLL Div MSB和02HPLLDivLSB)、本地晶體振蕩器的電壓電流輸出控制寄存 器(03H VCO/CPMP)、相位調(diào)整寄存器(04HPhase Adjust)、通道模式選擇寄 存器(15H ChannalMode )都需要通過尸C總線配置。因此 我們在FPGA中模 擬了 "C總線主控設(shè)備的時序，圖37為/2C模塊狀態(tài)轉(zhuǎn)移圖。第三章FPGA程序模塊設(shè)計#第三章FPGA程序模塊設(shè)計idleCmdjK(28=lStopflag=lStopL state 模擬當(dāng)束信