第四章 組合邏輯電路3

1、v 邏輯電路邏輯電路組合邏輯電路組合邏輯電路時序邏輯電路時序邏輯電路當時的輸出僅取當時的輸出僅取決于當時的輸入決于當時的輸入除與當時輸入有除與當時輸入有關外還與原狀態(tài)關外還與原狀態(tài)有關有關一、組合邏輯電路一、組合邏輯電路1. 1. 邏輯功能特點邏輯功能特點 電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入入 狀態(tài)，而與原來的狀態(tài)無關。狀態(tài)，而與原來的狀態(tài)無關。2. 2. 組合邏輯電路結構特點組合邏輯電路結構特點(1) (1) 電路中不包含記憶性元器電路中不包含記憶性元器。(2) (2) 輸出與輸入之間輸出與輸入之間沒有反饋延遲沒有反饋延遲電路。電路。(3)

2、 (3) 門電路是組合電路的基本單元門電路是組合電路的基本單元A1A2AnL1L2Lm組合邏輯組合邏輯電路電路3. 3. 組合邏輯電路的方框圖組合邏輯電路的方框圖輸入變量輸出變量組合邏輯電路的一般框圖組合邏輯電路的一般框圖Li = f (A1, A2 , , An ) (i=1, 2, , m)輸出與輸入之間的邏輯關系輸出與輸入之間的邏輯關系: :二、組合電路邏輯功能表示方法二、組合電路邏輯功能表示方法真值表，卡諾圖，邏輯表達式，時間圖真值表，卡諾圖，邏輯表達式，時間圖( (波形圖波形圖) )三、組合邏輯電路分類三、組合邏輯電路分類1. 1. 按邏輯功能不同：按邏輯功能不同：加法器加法器 比較

3、器比較器 編碼器編碼器 譯碼器譯碼器 數(shù)據(jù)選擇器和分配器數(shù)據(jù)選擇器和分配器 只讀存儲器只讀存儲器2. 2. 按開關元件不同：按開關元件不同：CMOS TTL3. 3. 按集成度不同：按集成度不同：SSI MSI LSI VLSI四、組合邏輯電路中的兩類問題四、組合邏輯電路中的兩類問題根據(jù)已知的邏輯電路圖，分析電路的邏輯功能。根據(jù)已知的邏輯電路圖，分析電路的邏輯功能。 根據(jù)邏輯問題，得出滿足要求的邏輯電路圖或根據(jù)邏輯問題，得出滿足要求的邏輯電路圖或VHDL語言等設計結果。語言等設計結果。4. 2. 1 4. 2. 1 組合邏輯電路的分析組合邏輯電路的分析組合邏輯電路分析流程圖組合邏輯電路分析流程

4、圖4. 2. 2 4. 2. 2 組合邏輯電組合邏輯電路的設計路的設計4. 2. 1 4. 2. 1 組合邏輯電路的分析組合邏輯電路的分析一、一、分析方法分析方法邏輯圖邏輯圖邏輯邏輯表達式表達式化簡化簡真值表真值表說明功能說明功能組合邏輯電路分析流程圖組合邏輯電路分析流程圖二二. . 組合邏輯電路的分析步驟組合邏輯電路的分析步驟1、 由邏輯圖寫出各輸出端的邏輯表達式；由邏輯圖寫出各輸出端的邏輯表達式；2、 化簡和變換邏輯表達式；化簡和變換邏輯表達式；3 3、 列出真值表列出真值表；4 4、 根據(jù)真值表或邏輯表達式，經(jīng)分析最后確定根據(jù)真值表或邏輯表達式，經(jīng)分析最后確定其功能。其功能。例例1：分析

5、下圖的邏輯功能分析下圖的邏輯功能。 ABABBABABABABAFBABABABA&ABF11三、三、分析舉例分析舉例A B F 0 0 1 0 1 0 1 0 0 1 1 1 真值表真值表相同為相同為“1”不同為不同為“0”同或門同或門=BAF BAABF 例例2：分析下圖的邏輯功能。分析下圖的邏輯功能。 &ABFBAABABBABBAABAFBBAABABBAABA）（）（BABA真值表真值表相同為相同為“0”不同為不同為“1”異或門異或門=1BAF BABAF 邏輯圖邏輯圖邏輯表邏輯表達式達式 1 1 最簡與或最簡與或表達式表達式化簡 2 1Y2Y3Y 2 CABCABY

6、從輸入到輸出逐級寫出ABY 1BCY 2CAY 3ACBCABYYYY 321最簡與或最簡與或表達式表達式真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能 輸入輸入A A、B B、C C中有中有2 2個以上個以上為為1 1時，輸出時，輸出Y Y為為1 1，否則輸，否則輸出出Y Y為為0 0。 -3-3人表決人表決電路電路：有：有2 2票票以上同意，表以上同意，表決通過。決通過。 4 3 四、分析目的四、分析目的(1) 確定輸入變量不同取值時功能是否滿足要求；確定輸入變量不同取值時功能是否滿足要求；(3) 得到輸出函數(shù)的標準與或表達式，以便用得到輸出函數(shù)的標準與或表達式，以便用

7、MSI、 LSI 實現(xiàn)；實現(xiàn)；(4) 得到其功能的邏輯描述，以便用于包括該電路的系得到其功能的邏輯描述，以便用于包括該電路的系 統(tǒng)分析。統(tǒng)分析。(2) 變換電路的結構形式變換電路的結構形式( (如：如：與或與或 與非與非-與非與非)；4.2.2 4.2.2 組合邏輯電路的設計組合邏輯電路的設計一、一、 設計步驟設計步驟邏輯抽象邏輯抽象列真值表列真值表寫表達式寫表達式化簡或變換化簡或變換畫邏輯圖畫邏輯圖邏輯抽象：邏輯抽象：1. 根據(jù)根據(jù)實際邏輯問題的實際邏輯問題的因果關系因果關系確定輸入、輸出變量確定輸入、輸出變量2. 狀態(tài)賦值狀態(tài)賦值 用用 0 和和 1 表示信號的不同狀態(tài)表示信號的不同狀態(tài)3

8、. 根據(jù)功能要求列出根據(jù)功能要求列出真值表真值表 根據(jù)所用元器件根據(jù)所用元器件( (分立元件分立元件 或或 集成芯片集成芯片) )的情況將的情況將函數(shù)式進行化簡或變換。函數(shù)式進行化簡或變換。化簡或變換：化簡或變換：（1）設定變量：）設定變量：二、二、 設計舉例設計舉例 例例1 設計一個表決電路，要求輸出信號的電平與三設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。個輸入信號中的多數(shù)電平一致。 解解 輸入輸入 A、B、C ， 輸出輸出 Y（2）狀態(tài)賦值：）狀態(tài)賦值：A、B、C = 0 表示表示 輸入信號為低電平輸入信號為低電平Y = 0 表示表示 輸入信號中多數(shù)為低電平輸入信

9、號中多數(shù)為低電平1. 邏輯抽象邏輯抽象A、B、C = 1 表示表示 輸入信號為高電平輸入信號為高電平Y = 1 表示表示 輸入信號中多數(shù)為高電平輸入信號中多數(shù)為高電平2. 列真值表列真值表ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101113. 寫輸出表達式并化簡寫輸出表達式并化簡ABCCABCBABCAY 最簡與或式最簡與或式最簡與非最簡與非-與非式與非式ABACBCY ABACBC CABCBABC ABACBC 4. 畫邏輯圖畫邏輯圖 用與門和或門實現(xiàn)用與門和或門實現(xiàn)ABACBCY ABYC&ABBC1&AC 用與非門實

10、現(xiàn)用與非門實現(xiàn) ABACBCY & 例例2 2 設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。 解解 1. 邏輯抽象邏輯抽象輸入變量：輸入變量：1 - 亮亮0 - 滅滅輸出變量：輸出變量：R（紅紅）Y（黃黃）G（綠綠）Z（有無故障有無故障）1 - 有有0 - 無無列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010

11、1112. 卡諾圖化簡卡諾圖化簡RYG0100 01 11 1011111YGRGRYGYRZ YGRGRYGYRZ 3. 畫邏輯圖畫邏輯圖&1&111RGYZ真值表真值表電路功電路功能描述能描述：設計一個樓上、樓下開關的控制邏輯電路設計一個樓上、樓下開關的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下來控制樓梯上的路燈，使之在上樓前，用樓下開關打開電燈，上樓后，用樓上開關關滅電燈；開關打開電燈，上樓后，用樓上開關關滅電燈；或者在下樓前，用樓上開關打開電燈，下樓后，或者在下樓前，用樓上開關打開電燈，下樓后，用樓下開關關滅電燈。用樓下開關關滅電燈。設樓上開關為設樓上開關為A

12、，樓下開關為，樓下開關為B，燈泡為，燈泡為Y。并。并設設A、B閉合時為閉合時為1，斷開時為，斷開時為0；燈亮時；燈亮時Y為為1，燈滅時燈滅時Y為為0。根據(jù)邏輯要求列出真值表。根據(jù)邏輯要求列出真值表。A BY0 00 11 01 10110 1 窮舉法 1 2 邏輯表達式邏輯表達式或卡諾圖或卡諾圖最簡與或最簡與或表達式表達式化簡 3 2 BABAY已為最簡與或表達式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY&ABY=1用與非門實現(xiàn)BABAYBAY用異或門實現(xiàn)4.3 4.3 常用組合邏輯電路常用組合邏輯電路4.4.1 編碼器編碼器4.4.2 譯碼器譯碼器/數(shù)據(jù)分配器數(shù)據(jù)分配器4

13、.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器4.4.4 數(shù)值比較器數(shù)值比較器4.4.5 算術運算電路算術運算電路4. 4.1 編碼器編碼器(1)1)二進制編碼二進制編碼 將二進制數(shù)碼（將二進制數(shù)碼（0 0或或1 1）按一定規(guī)則組成代碼）按一定規(guī)則組成代碼表示一個特定的對象。稱為二進制編碼。表示一個特定的對象。稱為二進制編碼。(2) 2) 編碼器編碼器 具有編碼功能的電路稱為編碼電路，而相應具有編碼功能的電路稱為編碼電路，而相應的的MSIMSI芯片稱為編碼器。芯片稱為編碼器。(2) 2) 編碼器的分類編碼器的分類 按照被編對象的不同特點和編碼要求，有各按照被編對象的不同特點和編碼要求，有各種不同的編碼器。種不

14、同的編碼器。 常用的有常用的有二進制編碼器、優(yōu)先編碼器和二進制編碼器、優(yōu)先編碼器和8421BCD8421BCD碼碼編碼器編碼器等。等。一、二進制編碼器一、二進制編碼器 用用n n位二進制代碼對位二進制代碼對 個一般信號進行編個一般信號進行編碼的電路，叫做二進制編碼器。碼的電路，叫做二進制編碼器。nN2二進制編碼器也稱之為二進制編碼器也稱之為 線二進制編碼器。線二進制編碼器。nn2Y0I0Y2Yn-1I1代代碼碼輸輸出出信信息息輸輸入入二進制編碼器框圖二進制編碼器框圖I12 n二進制編碼器的主要特點：二進制編碼器的主要特點：任何時刻只允許輸入一個有效信號，不允許同時任何時刻只允許輸入一個有效信號

15、，不允許同時出現(xiàn)兩個或者兩個以上的有效信號，因而其輸入出現(xiàn)兩個或者兩個以上的有效信號，因而其輸入是一組有約束（互相排斥）的變量是一組有約束（互相排斥）的變量。 1 3 位二進制編碼器位二進制編碼器(8 線線- 3 線線)函函數(shù)數(shù)式式Y2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7輸輸入入輸輸出出I I0 0 I I7 7 是一組互相排斥的輸入變量，是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。任何時刻只能有一個端輸入有效信號。3 位位二進制二進制編碼器編碼器I0I1I6I7Y2Y1Y0I2I4I5I3

16、01010101001100110100000000100000100000000001000000001000000011110000000100000010000001000I1I2I3I4I6I5I7I0Y2Y1Y輸輸 入入輸輸 出出3位二進制編碼器的功能表位二進制編碼器的功能表函數(shù)式函數(shù)式邏輯圖邏輯圖 用用或門或門實現(xiàn)實現(xiàn) 用用與非門與非門實現(xiàn)實現(xiàn)76542IIIIY 76321IIIIY 75310IIIIY 7654IIII 7632IIII 7531IIII &Y0 Y1 Y24567IIII23II01IIY2 Y1 Y0111I7 I6 I5 I4 I3I2 I1I0

17、 1 1 1Y2Y1Y0I1I2I3I4I5I6I72 4線線2線普通二進制編碼器線普通二進制編碼器 (設設計計)1000010000100001Y0Y1I3I2I1I0 （2）邏輯功能表）邏輯功能表編碼器的輸入為高電平有效。編碼器的輸入為高電平有效。 Y1 Y0 I0 I1 I2 I3 （a）邏輯框圖）邏輯框圖4輸輸入入二進制碼輸二進制碼輸出出11011000321032100321032101IIIIIIIIYIIIIIIIIY 該電路是否可以再簡化？該電路是否可以再簡化？321032100321032101IIIIIIIIYIIIIIIIIY I0 I1 I2 I3 1 1 1 1 &a

18、mp; & & 1 Y0 Y1 & 1 二、二、 二二- -十進制（十進制（BCDBCD）編碼器）編碼器用用 4 位二進制代碼對十進制的十個數(shù)字位二進制代碼對十進制的十個數(shù)字 0 9 進行編進行編碼的電路。碼的電路。二二-十進制十進制編碼器編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y310線線 -4線線編碼器編碼器1 輸入Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I91001功能表功能表任何時刻只允許輸入一個有效信號任何時刻只允許輸入一個有效信號三、三、 優(yōu)先編碼器優(yōu)先編碼

19、器允許多個輸入信號同時有效，但只對優(yōu)先級允許多個輸入信號同時有效，但只對優(yōu)先級別最高的進行編碼。別最高的進行編碼。1、 42 線優(yōu)先編碼器（設計）線優(yōu)先編碼器（設計）輸入編碼信號高電平有效，輸輸入編碼信號高電平有效，輸出為二進制代碼出為二進制代碼4 4線線-2-2線編碼器功能表線編碼器功能表輸 入輸 出1 0 0 0 0 0 1 0 0 0 1 1 0 1 0 1 1 1I0 I1 I2 I3 Y1 Y0輸入編碼信號優(yōu)先級從高到低為輸入編碼信號優(yōu)先級從高到低為I0I3輸入為編碼信號輸入為編碼信號I3 I0 輸出輸出為為Y1 Y0（2）寫出邏輯表達式）寫出邏輯表達式3321IIIY+=33210

20、IIIIY+=輸 入輸 出1 0 0 0 0 0 1 0 0 0 1 1 0 1 0 1 1 1I0 I1 I2 I3 Y1 Y0（3）畫出邏輯電路（略）畫出邏輯電路（略）74LS148的框圖的框圖74LS1487I6I5I4I3I2I1I0I?ssY0Y1Y2YEXY0_s1_s74LS148電路的功能表1 74LS148的邏輯功能描述： (1) 編碼輸入端：邏輯符號輸入端 上面均有“”號，這表示編碼輸入低電平有效。I0I7低電平有效允許編碼，但無有效編碼請求優(yōu)先權最高(2) 編碼輸出端 ：從功能表可以看出，74LS148編碼器的編碼輸出是反碼。Y2、Y1、Y0 （3） 選通輸入端：只有在

21、= 0時，編碼器才處于工作狀態(tài)；而在 = 1時，編碼器處于禁止狀態(tài)，所有輸出端均被封鎖為高電平。SS禁止狀態(tài)工作狀態(tài)允許編碼，但無有效編碼請求正在優(yōu)先編碼（4）選通輸出端YS和擴展輸出端YEX：為擴展編碼器功能而設置。圖3-5 74LS148的邏輯符號 以上通過對74LS148編碼器邏輯功能的分析，介紹了通過MSI器件邏輯功能表了解集成器件功能的方法。要求初步具備查閱器件手冊的能力。不要求背74LS148的功能表。圖3-6 用74LS148接成的16線4線優(yōu)先編碼器 優(yōu)先權最高(2)片無有效編碼請求時才允許(1)片編碼編碼輸出的最高位編碼輸出為原碼仿真仿真 4.3.3 譯碼器譯碼器一、基本概念

22、一、基本概念（1）譯碼是編碼的逆過程。）譯碼是編碼的逆過程。（2 2）具有譯碼功能的電路稱為譯碼電路，而相應的）具有譯碼功能的電路稱為譯碼電路，而相應的MSIMSI芯芯片稱為譯碼器（片稱為譯碼器（DecoderDecoder）。）。（3 3）若譯碼器有）若譯碼器有n n個輸入端，則最多有個輸入端，則最多有 個輸出端，這種個輸出端，這種譯碼器稱為譯碼器稱為 線譯碼器線譯碼器。 nn2n2（4 4）若譯碼器只有一個輸出端為有效電平，其余輸出端）若譯碼器只有一個輸出端為有效電平，其余輸出端為相反電平，則被稱為唯一地址譯碼器或基本譯碼器。為相反電平，則被稱為唯一地址譯碼器或基本譯碼器。（5 5）常用的

23、譯碼器：二進制譯碼器、二）常用的譯碼器：二進制譯碼器、二- -十進制譯碼器和十進制譯碼器和顯示譯碼器。顯示譯碼器。一、二進制譯碼器一、二進制譯碼器 (Binary Decoder) 輸入輸入 n 位二位二進制代碼進制代碼A0Y0A1An-1Y1Ym-1二進制二進制譯碼器譯碼器輸出輸出 m 個個信號信號 m = 2n二進制譯碼器結構框圖二進制譯碼器結構框圖如：如： 2 線線 4 線譯碼器線譯碼器 3 線線 8 線譯碼器線譯碼器4 線線 16 線譯碼器線譯碼器1. 2位二進制譯碼器位二進制譯碼器 ( 2 線線 4 線線)輸入輸入輸出輸出A BY0 Y1 Y2 Y30 01 0 0 00 10 1

24、0 01 00 0 1 01 10 0 0 1a.a.功能表功能表00mBAY 33mABY 22mBAY 11mBAY b.邏輯函數(shù)：邏輯函數(shù)：2線線4線譯碼器電路線譯碼器電路? ?A? ?B2. 集成集成 3 線線 8 線譯碼器線譯碼器 - 74LS13874LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 三輸入端三輸入端三輸入使能端三輸入使能端八輸出端八輸出端321 SSS、輸入選通控制端輸入選通控制端1S 0321 SS或或芯片芯片禁止禁止工作工作0

25、1321 SSS且且芯片芯片正常正常工作工作注：注：輸出端輸出端口上的小圓圈口上的小圓圈表示譯碼器的表示譯碼器的輸出信號為低輸出信號為低電平電平一般使能端的用途：一般使能端的用途：（1）可以引入選通脈沖信號，以消除譯碼器）可以引入選通脈沖信號，以消除譯碼器輸出尖峰干擾。輸出尖峰干擾。（2）可用于邏輯功能的擴展）可用于邏輯功能的擴展74LS13874LS138的功能表的功能表譯中為0高電平有效低電平有效禁止譯碼譯碼工作701271012100120.mAAAYmAAAYmAAAY?74LS13874LS138的功能表的功能表輸出函數(shù)式：輸出函數(shù)式：輸出端反碼分別對應著二進制碼輸出端反碼分別對應著

26、二進制碼A2A1A0的所有最小的所有最小項的非，因此該譯碼器又稱為最小項唯一譯碼器。項的非，因此該譯碼器又稱為最小項唯一譯碼器。3 線線 - 8 線譯碼器線譯碼器74LS138邏輯圖邏輯圖 輸出低電平有效輸出低電平有效701271012100120.mAAAYmAAAYmAAAY?3 3 線線 - 8 - 8 線譯碼器線譯碼器74LS13874LS138的應用的應用 譯碼器的擴展譯碼器的擴展Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y

27、6 A0 A1 A2 STB STC STA 低位低位Y7 10工作工作禁止禁止有輸出有輸出無輸出無輸出 1禁止禁止工作工作無輸出無輸出有輸出有輸出0 78 15兩片兩片3 線線 8 線線4 線線-16 線線（1）（2）74LS138的應用的應用 實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路)7., 2 , 1 , 0(?imYii把3線8線譯碼器74LS138地址輸入端（A2A1A0）作為邏輯函數(shù)的輸入變量（ABC），譯碼器的每個輸出端Yi都與某一個最小項mi相對應，加上適當?shù)拈T電路，就可以利用譯碼器實現(xiàn)組合邏輯函數(shù)。例1 試用74LS138譯碼器實現(xiàn)邏輯函數(shù)：解：因為)7 , 6 , 5 , 3 ,

28、1 (),(mCBAF765317653176531mmmmm)7 , 6 , 5 , 3 , 1 (),(YYYYYmmmmmmCBAF)7, 2 , 1 , 0(imYii則 因此，正確連接控制輸入端使譯碼器處于工作狀態(tài)，將 、 、 、 、經(jīng)一個與非門輸出，A2、A1、A0分別作為輸入變量A、B、C，就可實現(xiàn)組合邏輯函數(shù)。 Y1YYYY76531)7 , 6 , 5 , 3 , 1 (),(YYYYYmCBAF仿真仿真 例2 試用譯碼器和門電路實現(xiàn)邏輯函數(shù)：ACBCABL解：將邏輯函數(shù)轉換成最小項表達式，再轉換成與非與非形式。76537653mmmmmmmmABCCABCBABCAL用一片

29、74LS138加一個與非門就可實現(xiàn)該邏輯函數(shù)。1G0A74138G2A2B12AGAY1YYY2YYY73Y4560ABC100L&二進制譯碼器的應用：二進制譯碼器的應用：（1）實現(xiàn)存儲系統(tǒng)的地址譯碼）實現(xiàn)存儲系統(tǒng)的地址譯碼（2）實現(xiàn)邏輯函數(shù)）實現(xiàn)邏輯函數(shù)（3）帶使能端的譯碼器可以用作數(shù)據(jù)分配器）帶使能端的譯碼器可以用作數(shù)據(jù)分配器或脈沖分配器?；蛎}沖分配器。功能特點：功能特點： 輸出端提供全部最小項輸出端提供全部最小項電路特點：電路特點： 與門與門( (原變量輸出原變量輸出) )與非門與非門( (反變量輸出反變量輸出) )二進制譯碼器的主要特點二進制譯碼器的主要特點二、二二、二-十進制

30、譯碼器十進制譯碼器(Binary-Coded Decimal Decoder)將將 輸入的一個輸入的一個BCD 碼翻譯成碼翻譯成十個十個對應高、低電平對應高、低電平的輸出信號。的輸出信號。集成集成 4 線線 10 線線譯碼器：譯碼器： 7442 74LS42二十進制譯碼器74LS42的邏輯符號二-十進制譯碼器74LS42的功能表譯中為0拒絕偽碼例1 用4-10譯碼器（8421碼譯碼器）實現(xiàn)單“1”檢測電路。例2 如何用74LS138譯碼器實現(xiàn)如下邏輯函數(shù)？)7 , 2 , 1 (),(mCBAF三、顯示譯碼器三、顯示譯碼器 驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)驅(qū)動各種顯示器件，從而將用

31、二進制代碼表示的數(shù)字、文字、符號等翻譯成人們習慣的形式，并直觀地顯字、文字、符號等翻譯成人們習慣的形式，并直觀地顯示出來的電路，稱為顯示譯碼器。示出來的電路，稱為顯示譯碼器。半導體顯示半導體顯示(LED)液晶顯示液晶顯示(LCD)1、數(shù)碼顯示器、數(shù)碼顯示器七段七段八段八段二二-十進十進制編碼制編碼顯示譯顯示譯碼器碼器顯示顯示器件器件每字段是一只每字段是一只發(fā)光二極管發(fā)光二極管aebcfgd（1）七段數(shù)碼管結構）七段數(shù)碼管結構共陽極共陽極abcdefgR+ 5 V共陰極共陰極abcdefgR+5 V 低電平低電平驅(qū)動驅(qū)動 高電平高電平驅(qū)動驅(qū)動共陽極共陽極abcdefgR+ 5 VYaA3A2A1

32、A0+VCC+VCC顯示顯示譯碼器譯碼器共陽共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低電平低電平驅(qū)動驅(qū)動011100011111000000000010010000100共陰極共陰極abcdefgR+5 VYaA3A2A1A0+VCC顯示顯示譯碼器譯碼器共陰共陰YbYcYdYeYfYg 高電平高電平驅(qū)動驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001

33、110110111011111111000011111111111011驅(qū)動共陽極數(shù)碼管的電路驅(qū)動共陽極數(shù)碼管的電路A3A2A1A0YaYbYcYdYeYfYg 輸出輸出低電平低電平有效有效&1&111&1驅(qū)動共陰極數(shù)碼管的電路驅(qū)動共陰極數(shù)碼管的電路 輸出輸出高電平高電平有效有效YaYbYcYdYeYfYgA3A2A1A011111111111111111111111常用的集成七段顯示譯碼器常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器七段顯示譯碼器74HC4511 a b c d e f g D0 74HC4511 D3 D2 D1 LT BL LE 輸出高電平輸

34、出高電平有效，驅(qū)動有效，驅(qū)動共陰極數(shù)碼共陰極數(shù)碼管。管。LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形字形輸輸 出出輸輸 入入十進十進制或功制或功能能D3D2D1D0BLLECMOS七段顯示譯碼器七段顯示譯碼器74HC4511功能表功能表*HHH鎖鎖 存存熄滅熄滅LLLLLLLHL滅滅 燈燈HHHHHHHL燈測試燈測試熄滅

35、熄滅LLLLLLLHHHHHHL15熄滅熄滅LLLLLLLLHHHHHL14熄滅熄滅LLLLLLLHLHHHHL13熄滅熄滅LLLLLLLLLHHHHL12熄滅熄滅LLLLLLLHHLHHHL11熄滅熄滅 LLLLLLLLHLHHHL10LTgfedcba字形字形輸輸 出出輸輸 入入十進制十進制或功能或功能BLLED3D2D1D0CMOS七段顯示譯碼器七段顯示譯碼器74HC4511功能表功能表(續(xù)續(xù))四四. 用二進制譯碼器實現(xiàn)組合邏輯函數(shù)用二進制譯碼器實現(xiàn)組合邏輯函數(shù)一、基本原理與步驟一、基本原理與步驟1. 基本原理：基本原理：二進制譯碼器又叫變量譯碼器或最小項二進制譯碼器又叫變量譯碼器或最小

36、項譯碼器譯碼器,它的它的輸出端提供了其輸入變量的輸出端提供了其輸入變量的全部最小項全部最小項。0127AAAY 0120AAAY 0121AAAY 0, 1321 SSS0m 1m 7m 任何一個函數(shù)都可以任何一個函數(shù)都可以寫成最小項之和的形式寫成最小項之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 2. 基本步驟基本步驟(1) 選擇集成二進制譯碼器選擇集成二進制譯碼器(2) 寫函數(shù)的標準與非寫函數(shù)的標準與非-與非式與非式(3) 確認變量和輸入關

37、系確認變量和輸入關系例例用集成譯碼器實現(xiàn)函數(shù)用集成譯碼器實現(xiàn)函數(shù)ACBCABZ 3(1) 三個輸入變量，三個輸入變量，選選 3 線線 8 線譯碼器線譯碼器 74LS138(2) 函數(shù)的標準與非函數(shù)的標準與非-與非式與非式CBABCACABABCZ 37653mmmm 7653mmmm (4) 畫連線圖畫連線圖 解解 (4) 畫連線圖畫連線圖(3) 確認變量和輸入關系確認變量和輸入關系CABAAA 012 令令76533YYYYZ CBABCACABABCZ 37653mmmm 則則74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA &

38、Z3ABC1在輸出端需增加一個與非門在輸出端需增加一個與非門4.3.4 算術運算電路算術運算電路一、半加器和全加器一、半加器和全加器1. 1. 半加器（半加器（H Half alf A Adderdder）兩個兩個 1 位二進制數(shù)相加不考慮低位進位。位二進制數(shù)相加不考慮低位進位。iiBA iiCS 0 00 11 01 10 01 01 00 1iiiiiBABAS iiiBAC 真真值值表表函數(shù)式函數(shù)式iiBA Ai+Bi = Si (和和) Ci (進位進位)加數(shù)加數(shù)本位本位的和的和向高向高位的位的進位進位邏邏輯輯圖圖曾曾用用符符號號國國標標符符號號半加器半加器（Half Adder）Si

39、&AiBi=1CiHASiAiBiCiiiiiiBABAS iiiBAC 函函數(shù)數(shù)式式iiBA 2. 2. 全加器（全加器（F Full ull A Adderdder）兩個兩個 1 位二進制數(shù)位二進制數(shù)Ai和和Bi相加，考慮相鄰低位相加，考慮相鄰低位的進位的進位Ci -1 的加法器的加法器。1 0 1 1 - A 1 1 1 0- B+- 低位進位低位進位100101111- S高位進位高位進位0 Ai + Bi + Ci -1 ( 低位進位低位進位 ) = Si ( 和和 ) Ci ( 向高位進位向高位進位 )全加全加器器本位加數(shù)本位加數(shù)和被加數(shù)和被加數(shù)低位向本低位向本位的進位位的

40、進位本位和本位和向高位進位向高位進位真真值值表表1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 1111 iiiiiiiiiiiiiCBACBACBACBAC函函數(shù)數(shù)表表達達式式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1 Ai + Bi + Ci -1 ( 低位進位低位進位 ) = Si ( 和和 ) Ci ( 向高位進位向高位進位 )1iiiiCBASiiiiiiBACBAC1)(邏輯圖邏輯圖(a) 用用與非門與非門和和異或門異或門實現(xiàn)

41、實現(xiàn)1iiiiCBASiiiiiiBACBAC1)(b) 半加器實現(xiàn)半加器實現(xiàn)1BiAiCi-1Si國標符號國標符號iiBA 集成全加器集成全加器TTL：74LS183CMOS：C661雙全加器雙全加器1 2 3 4 5 6 714 13 12 11 10 9 8VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地地1Ci1COn+1 二、多位數(shù)加法器二、多位數(shù)加法器（Adder）實現(xiàn)多位二進

42、制數(shù)相加的電路實現(xiàn)多位二進制數(shù)相加的電路1. 4 位串行進位加法器位串行進位加法器特點：特點：電路簡單，連接方便電路簡單，連接方便速度低速度低 = 4 tpdtpd 1位全加器的平均位全加器的平均 傳輸延遲時間傳輸延遲時間 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI2. 超前進位加法器超前進位加法器超前進位全加器內(nèi)部進位信號超前進位全加器內(nèi)部進位信號 可寫為如下可寫為如下表達式：表達式：iC),.,.,(141, 41CBBAAfCii所謂超前進位，是指加法運算過程中，各

43、級進位信號同時送到各位全加器的進位輸入端。特點特點優(yōu)點：速度快優(yōu)點：速度快缺點：電路比較復雜缺點：電路比較復雜超前進位集成超前進位集成4 4位加法器位加法器74LS28374LS283S1B1A1S0A0B0C-1GNDVCCB2A2S2A3B3S3CO8764531216151413121110974LS283超前進位加法器超前進位加法器74LS28374LS283的應用的應用例例1 用兩片用兩片74LS283構成一個構成一個8位二進制數(shù)加法器。位二進制數(shù)加法器。 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S

44、0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片內(nèi)是超前進位，而片與片之間是串行進位在片內(nèi)是超前進位，而片與片之間是串行進位。三、 加法器的應用例例1 設計設計8421BCD碼轉換成余碼轉換成余3碼的邏輯電路碼的邏輯電路00000001001000110110011110001001010101000123678954二進制數(shù)二進制數(shù)自然碼自然碼8421碼碼2421碼碼5421碼碼余三碼余三碼000000010

45、0100011011001111000100101010100000000010010001110001001101011000100101100000001001000111011110111101111110001000011011001111000100110101011010101001100余余3碼碼=8421碼碼+0011 例例 2 2 試用全加器構成二進制減法器。 解解 利用“加補”的概念，即可將減法用加法來實現(xiàn)， 下圖 即為全加器完成減法功能的電路。 4B3B2B1B0C4S3S2S1S0Ci 1“1”A3A2A1A01111例例 3 試用試用4位全加器和少量門電路完成兩位全加

46、器和少量門電路完成兩個二位個二位二進制數(shù)二進制數(shù)相乘的功能。相乘的功能。解：設兩個二進制數(shù)分別為解：設兩個二進制數(shù)分別為A= A1A0 和和 B=B1B0。例例4 4 試用試用四位全加器構成一位四位全加器構成一位 8421 8421 碼的加法電路。碼的加法電路。解：兩個解：兩個 8421 碼相加，其和仍應為碼相加，其和仍應為8421 碼，如不碼，如不是是 8421 碼則結果錯誤。如碼則結果錯誤。如 產(chǎn)生錯誤的原因是產(chǎn)生錯誤的原因是 8421BCD8421BCD碼為十進制，逢碼為十進制，逢十進一，十進一， 而四位二進制是逢十六進一，二者進位關系而四位二進制是逢十六進一，二者進位關系不同，不同，

47、當和數(shù)大于當和數(shù)大于 9 9 時，時，8421BCD8421BCD應產(chǎn)生進位，而十應產(chǎn)生進位，而十六進制還不可能產(chǎn)生進位。為此，應對結果進行修正。六進制還不可能產(chǎn)生進位。為此，應對結果進行修正。當運算結果小于等于當運算結果小于等于 9 9 時，不需修正或加時，不需修正或加“0”0”，但但當結果大于當結果大于 9 9 時，應修正讓其產(chǎn)生一個進位，加時，應修正讓其產(chǎn)生一個進位，加 0110 0110 即可。如上述后兩種情況：即可。如上述后兩種情況： 故修正電路應含一個判 9 電路，當和數(shù)大于 9 時對結果加 0110， 小于等于 9 時加 0000。 除了上述大于 9 時的情況外，如相加結果產(chǎn)生了

48、進位位，其結果必定大于 9， 所以大于 9 的條件為 輸出F大于 9 的化簡 13_234_132341011121314154SSSSCSSSSCmmmmmmCFA3A2A1A0B3B2B1B0四位全加器A3A2A1A0B2B1S3S2S1S0C0C0S3S2S1S0C41&四位全加器F 一位 8421BCD碼加法器電路圖 13_234_13234SSSSCSSSSCF4. 3. 5 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱數(shù)據(jù)選擇器又稱多路選擇器多路選擇器(Multiplexer, (Multiplexer, 簡簡稱稱MUX)MUX)。每次在地址輸入的控制下，從多路輸入數(shù)。每次在地址輸

49、入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開關。關。 數(shù)數(shù)據(jù)據(jù)選選擇擇器器示示意意圖圖一、一、4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器1. 工作原理工作原理輸輸入入數(shù)數(shù)據(jù)據(jù)輸輸出出數(shù)數(shù)據(jù)據(jù)選擇控制信號選擇控制信號A0Y4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器D0D3D1D2A10 0 0 1 1 0 1 1 D0D1D2D30 0 0D0S A1 A0 2. 真值表真值表0 0 10 1 00 1 1Y D1D2D33. 函數(shù)式函數(shù)式 013012011010AADAADAADAADY S S 1 030iiimD33221100 DmDmDm

50、Dm 4 4選選1 1數(shù)據(jù)選擇器電路圖數(shù)據(jù)選擇器電路圖二、集成數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器1.集成雙集成雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時芯片被選時芯片被選中，處于工作狀態(tài)；中，處于工作狀態(tài)；

51、S=1時芯片被禁止，時芯片被禁止，Y0。74ls253 雙四選雙四選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器(三態(tài)輸出三態(tài)輸出) 74LS253Z 2. 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器74151 74LS151 74251 74LS251引引腳腳排排列列圖圖功功能能示示意意圖圖選通控制端選通控制端 SVCC 地地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y SMUXD7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6

52、D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端地址端D7 D0 數(shù)據(jù)輸入端數(shù)據(jù)輸入端數(shù)據(jù)輸出端數(shù)據(jù)輸出端、 YY012701210120AAADAAADAAADY ，選擇器被禁止，選擇器被禁止時時當當 1 S），選擇器被選中（使能，選擇器被選中（使能時時當當 0 S1 0 YYiiimDY 70輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2D

53、D3 3DD4 4DD5 5DD6 6DD7 7D3. 數(shù)據(jù)選擇器的擴展數(shù)據(jù)選擇器的擴展(1)一片一片74LS253和若干門電路可將雙和若干門電路可將雙4選選1MUX擴展為一個擴展為一個8選選1的的MUX。(2) 2片片8 選選 1 74LS151擴展為一個擴展為一個16選選1的的MUX。兩片兩片 8 選選 1（74151）16 選選 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器A2 A1 A0 A3 D15 D81Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能0 70 D0 D7 D0 D7 1 使能使能禁止禁

54、止D8 D15 0 D8 D15 0 四片四片 8 選選 1（74151）32 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器1/2 74LS139SA4A3A2A1A0&Y方法方法 1： 74LS139 雙雙 2 線線 - 4 線譯碼器線譯碼器74151 (4)D7A2D0ENA0A1S4Y374151 (1)D7A2D0ENA0A1D0S1Y074151 (2)D7A2D0ENA0A1S2Y174151 (3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 01 1 1 0 禁止禁止 禁止禁止 禁止禁止

55、 使能使能 0 1禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 方法方法 2：74LS153 雙雙 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器34 AA（1） （2） （3） （4）輸出信號輸出信號0 0工工 禁禁 禁禁 禁禁70 DD0 1禁禁 工工 禁禁 禁禁158 DD1 0禁禁 禁禁 工工 禁禁2316 DD1 1禁禁 禁禁 禁禁 工工3124 DD譯譯碼碼器器輸輸出出00 Y01 Y02 Y03 Y方法方

56、法 1：四片四片 8 選選 1（74151）32 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器四路四路 8 位位并行數(shù)據(jù)并行數(shù)據(jù)四片四片8選選1四路四路 1 位位串行數(shù)據(jù)串行數(shù)據(jù)一片一片4選選1一路一路 1 位位串行數(shù)據(jù)串行數(shù)據(jù)（電路略）（電路略）真值表真值表（使用（使用 74LS139 雙雙 2 線線 - 4 線譯碼器）線譯碼器）3. 數(shù)據(jù)選擇器的典型應用數(shù)據(jù)選擇器的典型應用（1）作數(shù)據(jù)選擇，以實現(xiàn)多路信號分時傳送。）作數(shù)據(jù)選擇，以實現(xiàn)多路信號分時傳送。（2）實現(xiàn)組合邏輯電路）實現(xiàn)組合邏輯電路（3）在數(shù)據(jù)傳輸時實現(xiàn)并）在數(shù)據(jù)傳輸時實現(xiàn)并-串轉換。串轉換。（4）產(chǎn)生序列信號。）產(chǎn)生序列信號。例例1 1：試用

57、：試用4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15374LS153實現(xiàn)如下邏輯函數(shù)的組實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。合邏輯電路。ABA L321mmm ABBABAABAL解：邏輯函數(shù)變形為最小項之和形式解：邏輯函數(shù)變形為最小項之和形式比較可得：比較可得：D D0 0=0=0，D D1 1=1=1，D D2 2=1=1，D D3 3=1=1 0 1 1 1 A B 0 Y 74LS153 D0 D1 D2 D3 A1 A0 S Y 21 33221100Y mDmDmDmD例2 試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：ABCCABCBABCAL解：將邏輯函數(shù)轉換成 最小項表達式： =

58、m3+m5+m6+m7 畫出連線圖。YAD3474151G7DD DD162DY1DD02A5A0AB CL01圖4.3.5 例4.3.1邏輯圖LABBCAC當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時。個數(shù)時。例例:試用試用4選選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當?shù)臄?shù)據(jù)輸入端。 作出邏輯函數(shù)L的真值表，根據(jù)真值表畫出連線圖。CABCABLA3DD12DY1D0A0A B01C4選1數(shù)據(jù)選擇器L1三三. . 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)1. 原理：原理：選

59、擇器輸出為標準與或式，含地址變量的選擇器輸出為標準與或式，含地址變量的全部最小項。例如全部最小項。例如 而任何組合邏輯函數(shù)都可以表示成為最小項之和而任何組合邏輯函數(shù)都可以表示成為最小項之和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。013012011010AADAADAADAADY 01270120AAADAAADY 4 選選 18 選選 12. 步驟步驟(1) 根據(jù)根據(jù) n L確定數(shù)據(jù)選擇器的規(guī)模和型號確定數(shù)據(jù)選擇器的規(guī)模和型號(n 選擇器選擇器地址碼地址碼，L 函數(shù)的函數(shù)的變量個數(shù)變量個數(shù))(2) 寫出函數(shù)的寫出函數(shù)的標準與或式標準與或式和選擇器和選擇器輸出信號表達式輸出信

60、號表達式(3) 對照比較確定選擇器各個輸入變量的表達式對照比較確定選擇器各個輸入變量的表達式 (4) 根據(jù)采用的根據(jù)采用的數(shù)據(jù)選擇器數(shù)據(jù)選擇器和和求出的表達式求出的表達式畫出連畫出連線圖線圖3. 3. 應用舉例應用舉例 例例 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù) 解解 (2) 標準與或式標準與或式ABCCABCBABCAF ACBCABF (1) n = k 1 = 3 1 = 2 可用可用 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS153數(shù)據(jù)選擇器數(shù)據(jù)選擇器013012011010AADAADAADAADY (3) 確定輸入變量和地址碼的對應關系確定輸入變量和地址碼的對應關系令令 A1 = A, A0 = B01 BAABCBACBAF則則 D0 = 0 D1 =D2 = C D3 = 1方法一：公式法方法一：公式法ABDBADBADBADY3210 FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 畫連線圖畫連線圖例例2 用數(shù)據(jù)選