CMOS電路中ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)原理與要求

1、cmos電路中esd保護(hù)結(jié)構(gòu)的設(shè)計(jì)原理與要求 esd(靜電放電)是中最為嚴(yán)峻的失效機(jī)理之一，嚴(yán)峻的會(huì)造成電路自我燒毀。論述了cmosesd庇護(hù)的須要性，討論了在cmos電路中esd庇護(hù)結(jié)構(gòu)的設(shè)計(jì)原理，分析了該結(jié)構(gòu)對(duì)版圖的相關(guān)要求，重點(diǎn)研究了在i/o電路中esd庇護(hù)結(jié)構(gòu)的設(shè)計(jì)要求。1 引言靜電放電會(huì)給器件帶來破壞性的后果，它是造成集成電路失效的主要緣由之一。隨著集成電路工藝不斷進(jìn)展，cmos電路的特征尺寸不斷縮小，管子的柵氧厚度越來越薄，芯片的面積規(guī)模越來越大，mos管能承受的和也越來越小，而外圍的用法環(huán)境并未轉(zhuǎn)變，因此要進(jìn)一步優(yōu)化電路的抗esd性能，如何使全芯片有效面積盡可能小、esd性能牢靠

2、性滿足要求且不需要增強(qiáng)額外的工藝步驟成為ic設(shè)計(jì)者主要考慮的問題。2 esd庇護(hù)原理esd庇護(hù)電路的設(shè)計(jì)目的就是要避開工作電路成為esd的放電通路而遭到傷害，保證在隨意兩芯片引腳之間發(fā)生的esd，都有適合的低阻旁路將esd電流引入電源線。這個(gè)低阻旁路不但要能汲取esd電流，還要能箝位工作電路的電壓，防止工作電路因?yàn)殡妷哼^載而受損。在電路正常工作時(shí)，抗靜電結(jié)構(gòu)是不工作的，這使esd庇護(hù)電路還需要有很好的工作穩(wěn)定性，能在esd發(fā)生時(shí)迅速響應(yīng)，在庇護(hù)電路的同時(shí)，抗靜電結(jié)構(gòu)自身不能被損壞，抗靜電結(jié)構(gòu)的負(fù)作用(例如輸入延遲)必需在可以接受的范圍內(nèi)，并防止抗靜電結(jié)構(gòu)發(fā)生閂鎖。3 cmos電路esd庇護(hù)結(jié)構(gòu)

3、的設(shè)計(jì)大部分的esd電流來自電路外部，因此esd庇護(hù)電路普通設(shè)計(jì)在pad旁，i/o電路內(nèi)部。典型的i/o電路由輸出驅(qū)動(dòng)和輸入接收器兩部分組成。esd 通過pad導(dǎo)入芯片內(nèi)部，因此i/o里全部與pad挺直相連的器件都需要建立與之平行的esd低阻旁路，將esd電流引入電壓線，再由電壓線分布到芯片各個(gè)管腳，降低esd的影響。詳細(xì)到i/o電路，就是與pad相連的輸出驅(qū)動(dòng)和輸入接收器，必需保證在esd發(fā)生時(shí)，形成與庇護(hù)電路并行的低阻通路，旁路 esd電流，且能立刻有效地箝位庇護(hù)電路電壓。而在這兩部分正常工作時(shí)，不影響電路的正常工作。常用的esd庇護(hù)器件有、雙極性晶體管、mos管、等。因?yàn)閙os管與cmo

4、s工藝兼容性好，因此常采納mos管構(gòu)造庇護(hù)電路。cmos工藝條件下的nmos管有一個(gè)橫向寄生n-p-n(源極-p型襯底-漏極)晶體管，這個(gè)寄生的晶體管開啟時(shí)能汲取大量的電流。利用這一現(xiàn)象可在較小面積內(nèi)設(shè)計(jì)出較高esd耐壓值的庇護(hù)電路，其中最典型的器件結(jié)構(gòu)就是柵極接地nmos(ggnmos，gategroundednmos)。在正常工作狀況下，nmos橫向晶體管不會(huì)導(dǎo)通。當(dāng)esd發(fā)生時(shí)，漏極和襯底的耗盡區(qū)將發(fā)生雪崩，并陪同著電子空穴對(duì)的產(chǎn)生。一部分產(chǎn)生的空穴被源極汲取，其余的流過襯底。因?yàn)橐r底電阻rsub的存在，使襯底電壓提高。當(dāng)襯底和源之間的pn結(jié)正偏時(shí)，電子就從源放射進(jìn)入襯底。這些電子在源漏

5、之間電場的作用下，被加速，產(chǎn)生電子、空穴的碰撞電離，從而形成更多的電子空穴對(duì)，使流過n-p-n晶體管的電流不斷增強(qiáng)，終于使nmos晶體管發(fā)生二次擊穿，此時(shí)的擊穿不再可逆，則nmos管損壞。為了進(jìn)一步降低輸出驅(qū)動(dòng)上nmos在esd時(shí)兩端的電壓，可在esd庇護(hù)器件與ggnmos之間加一個(gè)電阻。這個(gè)電阻不能影響工作信號(hào)，因此不能太大。畫版圖時(shí)通常采納多晶硅(poly)電阻。只采納一級(jí)esd庇護(hù)，在大esd電流時(shí)，電路內(nèi)部的管子還是有可能被擊穿。ggnmos導(dǎo)通，因?yàn)閑sd電流很大，襯底和金屬連線上的電阻都不能忽視，此時(shí)ggnmos并不能箝位住輸入接收端柵電壓，由于讓輸入接收端柵氧化硅層的電壓達(dá)到擊穿

6、電壓的是ggnmos與輸入接收端襯底間的ir壓降。為避開這種狀況，可在輸入接收端附近加一個(gè)小尺寸ggnmos舉行二級(jí)esd庇護(hù)，用它來箝位輸入接收端柵電壓，1所示。圖1 常見esd的庇護(hù)結(jié)構(gòu)和等效電路。在畫版圖時(shí)，必需注重將二級(jí)esd庇護(hù)電路緊靠輸入接收端，以減小輸入接收端與二級(jí)esd庇護(hù)電路之間襯底及其連線的電阻。為了在較小的面積內(nèi)畫出大尺寸的nmos管子，在版圖中常把它畫成手指型，畫版圖時(shí)應(yīng)嚴(yán)格遵循i/oesd的設(shè)計(jì)規(guī)章。假如pad僅作為輸出，庇護(hù)電阻和柵短接地的nmos就不需要了，其輸出級(jí)大尺寸的pmos和nmos器件本身便可充當(dāng)esd防護(hù)器件來用，普通輸出級(jí)都有雙庇護(hù)環(huán)，這樣可以防止發(fā)

7、生閂鎖。在全芯片的esd結(jié)構(gòu)設(shè)計(jì)時(shí)，注重遵循以下原則：(1)外圍vdd、vss走線盡可能寬，減小走線上的電阻;(2)設(shè)計(jì)一種 vdd-vss之間的電壓箝位結(jié)構(gòu)，且在發(fā)生esd時(shí)能提供vdd-vss挺直低阻抗電流泄放通道。對(duì)于面積較大的電路，最好在芯片的四面各放置一個(gè)這樣的結(jié)構(gòu)，若有可能，在芯片外圍放置多個(gè)vdd、vss的pad，也可以增加整體電路的抗esd能力;(3)外圍庇護(hù)結(jié)構(gòu)的電源及地的走線盡量與內(nèi)部走線分開，外圍esd庇護(hù)結(jié)構(gòu)盡量做到勻稱設(shè)計(jì)，避開版圖設(shè)計(jì)上浮現(xiàn)esd薄弱環(huán)節(jié);(4)esd庇護(hù)結(jié)構(gòu)的設(shè)計(jì)要在電路的esd性能、芯片面積、庇護(hù)結(jié)構(gòu)對(duì)電路特性的影響如輸入信號(hào)完整性、電路速度、輸

8、出驅(qū)動(dòng)能力等舉行平衡考慮設(shè)計(jì)，還需要考慮工藝的容差，使電路設(shè)計(jì)達(dá)到最優(yōu)化;(5)在實(shí)際設(shè)計(jì)的一些電路中，有時(shí)沒有挺直的vdd-vss電壓箝位庇護(hù)結(jié)構(gòu)，此時(shí)，vdd-vss之間的電壓箝位及esd電流泄放主要利用全芯片囫圇電路的阱與襯底的接觸空間。所以在外圍電路要盡可能多地增強(qiáng)阱與襯底的接觸，且n+p+的間距全都。若有空間，則最好在vdd、vss的pad旁邊及四面增強(qiáng)vdd-vss電壓箝位庇護(hù)結(jié)構(gòu)，這樣不僅增加了vdd-vss模式下的抗esd能力，也增加了i/o-i/o模式下的抗esd能力。普通只要有了上述的大致原則，在與芯片面積折中的考慮下，普通亞微米cmos電路的抗esd電壓可達(dá)到2500v以上，已經(jīng)可以滿足商用民品電路設(shè)計(jì)的esd牢靠性要求。對(duì)于深亞微米超大規(guī)模cmos ic的esd結(jié)構(gòu)設(shè)計(jì)，常規(guī)的esd庇護(hù)結(jié)構(gòu)通常不再用法了，通常大多是深亞微米工藝的foundry生產(chǎn)線都有自己外圍標(biāo)準(zhǔn)的esd結(jié)構(gòu)提供，有嚴(yán)格標(biāo)準(zhǔn)的esd結(jié)構(gòu)設(shè)計(jì)規(guī)章等，設(shè)計(jì)師只需調(diào)用其結(jié)構(gòu)就可以了，這可使芯片設(shè)計(jì)師把更多精力放在電路本身的功能、性能等方面的設(shè)計(jì)。4 結(jié)束語esd庇護(hù)設(shè)計(jì)隨著cmos工藝水平的提高而越來越困難，esd庇護(hù)