Xilinx 20nm UltraScale架構助推無線電應用發(fā)展

1、xilinx 20nm ultrascale架構助推無線電應用發(fā)展因此，成對的輸入實例會被饋送入預加法器中，而輸出則會進一步乘以相應的濾波器系數(shù)。在7 系列架構上，預加法器必需用法dsp48e1的30位輸入端（a）以及25位輸入端（d），且其輸出端需銜接乘法器的25位輸入端，同時將輸入端b布線至18位乘法器輸入端。通過額外的w-mux多路復用器可將第四個輸入操作數(shù)添加到alu中對無線電應用最為有益。因此，在建立對稱濾波器時，系數(shù)數(shù)值化后不得超過18位，這樣可將阻帶衰減限制在85到90db左右。對于新一代5g無線電系統(tǒng)來說，這大概會成為問題，由于該系統(tǒng)很可能在干擾水平較高的環(huán)境下運行，因此大概需

2、要更大的衰減。ultrascale架構解決了這個問題，由于可挑選預加法器輸入端作為a或b，并在輸出端集成了一些多路復用規(guī)律，從而支持將d±a或d±b饋送至隨意乘法器輸入端（27位或18位輸入端）。因此，可支持系數(shù)達27位的對稱濾波器。賽靈思還為dsp48e2 slice添加了另一項功能，將預加法器輸出端銜接至乘法器的兩個輸入端（在18位輸入端上設有恰當?shù)膍sb截斷）。這樣便可以執(zhí)行多達18位數(shù)據(jù)的（d±a） 或（d±a） 運算，從而可有效用于評估平方誤差項的總和。此類運算在優(yōu)化問題中非常常見，比如，在實施最小平方解決計劃以獲得調制解調器均衡器系數(shù)時，或按

3、時光羅列兩個信號時。毫無爭議，通過額外的w-mux多路復用器將第四個輸入操作數(shù)添加到alu中對無線電應用最為有益。相比7 系列器件上針對此類設計相同的實現(xiàn)計劃，這個操作數(shù)通?？梢詫sp48需求量削減10%-20%。只能將w-mux輸出加入alu（不允許削減）中，并可將其動態(tài)設置為寄存器c或p內容，或在fpga配置過程中將其設為常量值（比如用于dsp48輸出端的收斂舍入或對稱舍入的常量），或只需將其歸零。通過這種方式可在用法乘法器時執(zhí)行真正的三輸入運算，如a*b+c+p，a*b+c+pcin，a*b+p+pcin，而這在7 系列架構中是不行能實現(xiàn)的。確實，用法乘法器階段會生成最后兩個部分乘積輸

4、出，然后將其添加到alu中，以完成運算（見圖1）。因此，啟動乘法器后，乘法器將用法alu的兩個輸入端并執(zhí)行一項三輸入運算，而7 系列器件則無法執(zhí)行。受益于這一額外alu輸入端的兩個最主要實例是半并行濾波器和復合乘堆積加（mac）操作數(shù)。下面我們將對這兩個實例舉行具體講解。關于濾波器和mac在任何dfe應用中，線性濾波器都是最常用的處理單元。在賽靈思 fpga上集成此項功能后，建議6盡可能實現(xiàn)多通道濾波器，由于它的復合采樣率（定義為通道數(shù)量與每條通道普通信號采樣頻率的乘積）與該設計運行所用的時鐘速率相同。在所謂的并行架構中，每個dsp48 slice按照數(shù)據(jù)通道支持單一濾波器系數(shù)，從而大幅簡化了

5、控制規(guī)律，并因此最大限度地降低設計資源利用率。但是因為提高了時鐘速率（例如，在最低速度等級ultrascale器件上時鐘速率超過500 mhz），且濾波器以相對較低的采樣率運行，因此通常會挑選時鐘速率作為復合采樣率的倍數(shù)?？杀M量提高時鐘速率，以進一步減小設計占用的空間，同時降低功耗。在這種狀況下，將需建立一個半并行架構，其中每個dsp48會按照通道處理k系數(shù)，而k是時鐘速率與復合采樣率之間的比率。最高效的實現(xiàn)計劃包括將濾波器拆分為多個k相位，每個dsp48可處理這些k相位的一個特定系數(shù)。在每個時鐘周期中計算出延續(xù)多個濾波器輸出相位，并將其累加形成一個輸出樣本（每個k周期一次）。因此，與并行實現(xiàn)計劃相比，濾波器輸出需要增強一個累加器。這種全精度累加器可作用于較大的數(shù)據(jù)寬度，等于bs+bc+bf，其中bs和bc分離表示數(shù)據(jù)樣本的位寬度和系數(shù)，而bf=log2n是濾波器的位增長，n是系數(shù)總數(shù)。因此，常規(guī)做法是在dsp48 slice內實現(xiàn)累加器，以保證支持最高時鐘速率并最大限度地降低占用空間和功率消耗。需要注重的是，各類濾波器都可以生成半并行架構，例如：單頻率濾波器、整數(shù)型濾波器或分數(shù)率內插和抽取濾波器。圖3是簡化后的7系列和u