組成原理課設陣列乘法器

1、沈陽航空工業(yè)學院課課 程程 設設 計計 報報 告告課程設計名稱：計算機組成原理課程設計計算機組成原理課程設計課程設計題目：陣列乘法器的設計陣列乘法器的設計 院（系）：計算機學院專 業(yè)：計算機科學與技術班 級：4401102學 號：200403011062姓 名：余 舟 華指導教師：李 平完成日期：2006年12月31日沈陽航空工業(yè)學院課程設計報告 -I-目目 錄錄、.錯誤！未定義書簽。第第 1 章章 總體設計方案總體設計方案.11.1 設計原理 .11.3 設計環(huán)境 .3第第 2 章章 詳細設計方案詳細設計方案.42.1 頂層方案圖的設計與實現(xiàn) .42.1.1 創(chuàng)建頂層圖形設計文件.42.1.

2、2 器件的選擇與引腳鎖定.42.2 功能模塊的設計與實現(xiàn) .52.3 仿真調試.9第第 3 章章 編程下載與硬件測試編程下載與硬件測試.103.1 編程下載編程下載.103.2 硬件測試及結果分析 .10參考文獻參考文獻.12附錄：電路圖附錄：電路圖.13沈陽航空工業(yè)學院課程設計報告 第 1 章 總體設計方案-1-第 1 章 總體設計方案1.1 設計原理設計原理串行方法畢竟太慢，執(zhí)行一次乘法的時間至少是執(zhí)行一次加法時間的 n 倍，不能滿足科學技術對高速乘法所提出的要求。自從大規(guī)模集成電路問世以來，高速的單元陣列乘法器應運而生，出現(xiàn)了各種形式的硬件乘法器的常規(guī)設計是適用“串行移位”和“并行加法”

3、相結合的方法，這種方法并不需要很多器件。然而流水線陣列乘法器，它們屬于并行乘法器，提供了極快的速度。 如圖所示的一個陣列乘法器完成 X*Y 乘法運算（X=X1X2X3X4，Y=Y1Y2Y3Y4） 。陣列的每一行送入乘數(shù) Y 的每一位數(shù)位，而各行錯開形成的每一斜列則送入被乘數(shù)的每一數(shù)位。圖中每一個方框包括一個與門和一個兩位全加器。 陣列乘法器的原理框圖如圖 1.1 所示，X4：1，Y4：1分別是乘數(shù)和被乘數(shù)輸入端，MULT8：1為乘積輸出端。沈陽航空工業(yè)學院課程設計報告 第 1 章 總體設計方案-2-圖 1.1 陣列乘法器原理框圖陣列乘法器實現(xiàn)的功能是計算兩個四位二進制間的算法，由數(shù)據(jù)總線將乘數(shù)

4、Y4：1和被乘數(shù) X4：1送到乘法器中，經(jīng)陣列乘法器計算出結果由總線MULT8：1輸出。陣列乘法器是由相同的細胞塊構成，呈陣列陣型。陣列乘法器完 X*Y 乘法運算 X=X1X2X3X4，Y=Y1Y2Y3Y4） 。陣列的每一行送入乘數(shù) Y 的每一位數(shù)位，而各行錯開形成的每一斜列則送入被乘數(shù)的每一數(shù)位。在設計的電路中，有許多相同的細胞塊組成，而細胞塊包括一個與門和一個 2 位全加器。 X、Y、PIN、CIN 是輸入，COUT、POUT 是輸出。 在設計的過程中，采用的是由內到外封裝，也就是先將最底層電路封裝到創(chuàng)建的器件中，由外到內一層套一層。整個陣列乘法器主要由陣列塊組成，而 陣列塊是由與門和二位

5、全加器組成，所以在封裝的時候，先把二位全加器封裝到ADD2 中，然后將 ADD2 和與門封裝到細胞塊 PART 中，最后將 PART 封裝到乘沈陽航空工業(yè)學院課程設計報告 第 1 章 總體設計方案-3-法器 MUX 中，和輸入、輸出組成完整的電路。陣列乘法器的整體設計主要是由相同的細胞塊實現(xiàn)的，而細胞塊包含兩輸入與門模塊和二位全加器模塊，兩輸入與門模塊和全加器模塊作為底層設計，采用原理圖設計輸入方式，頂層的全加器采用原理圖設計輸入方式。1.3 設計環(huán)境設計環(huán)境硬件環(huán)境：偉福 COP2000 型計算機組成原理實驗儀、XCV200 實驗板、微機。 EDA 環(huán)境：FOUNDATION 設計軟件。主要

6、用于百萬邏輯門設計。該系統(tǒng)由設計入口工具、設計實現(xiàn)工具、設計驗證工具三大部分組成。設計入口工具包括原理圖編輯器、有限狀態(tài)機編輯器、硬件描述語言（HDL）編輯器、LogiBLOX 模塊生成器、Xilinx 內核生成器等軟件。氣功能是：接收各種圖形或文字的設計輸入，并最終生成網(wǎng)絡表文件。設計實現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA 編輯器、FPGA 寫入器等軟件。設計實現(xiàn)工具用于將網(wǎng)絡表轉化為配置比特流，并下載到器件。時設計驗證工具包括功能和時序仿真器、靜態(tài)時序分析器等，可用來對設計中的邏輯關系及輸出結果進行檢驗，并詳盡分析各個時序限制的滿足情況。COP2000 集成開發(fā)環(huán)境是為 C

7、OP2000 實驗儀與 PC 機相連進行高層次實驗的配套軟件，該軟件在 Windows 下運行。沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-4-第 2 章 詳細設計方案2.1 頂層方案圖的設計與實現(xiàn)頂層方案圖的設計與實現(xiàn)頂層方案圖實現(xiàn)陣列乘法的邏輯功能，采用原理圖設計輸入方式完成，電路實現(xiàn)基于 XCV200 可編程邏輯芯片。在完成原理圖的功能設計后，把輸入/輸出信號安排到 XCV200 指定的引腳上去，實現(xiàn)芯片的引腳鎖定。2.1.1 創(chuàng)建頂層圖形設計文件創(chuàng)建頂層圖形設計文件頂層圖形文件主要由三大塊組成：分別是乘數(shù)、被乘數(shù)的輸入、乘積輸出、和自己封裝的乘法器件 MUX 組裝而成

8、的一個完整的設計實體?？衫?Xilinx ISE ECS 模塊實現(xiàn)頂層圖形文件的設計，頂層圖形文件結構如圖 2.1 所示。圖圖 2.1 陣列乘法器的頂層圖形文件結構陣列乘法器的頂層圖形文件結構2.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定（1）器件的選擇）器件的選擇由于硬件設計環(huán)境是基于偉福 COP2000 型計算機組成原理實驗儀和 XCV200實驗板，故采用的目標芯片為 Xlinx XCV200 可編程邏輯芯片。（2）引腳鎖定）引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到 Xlinx XCV200 芯片指定的引腳上沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-5-去

9、，實現(xiàn)芯片的引腳鎖定，各信號及 Xlinx XCV200 芯片引腳對應關系如表 2.1 所示。 芯片和管腳對應表：芯片內部信號圖形文件中的輸入、輸出信號對應的管腳X1A1P94X2A2P95X3A3P96X4A4P97Y1B1P100Y2B2P101Y3B3P12Y4B4P103MULT1M1P215MULT2M2P216MULT3M3P217MULT4M4P218MULT5M5P220MULT6M6P221MULT7M7P222MULT8M8P2232.2 功能模塊的設計與實現(xiàn)功能模塊的設計與實現(xiàn)功能模塊中，包括乘法器（MUX） 、細胞塊（PART） 、全加器都是由邏輯框圖設計實現(xiàn)的。沈陽航

10、空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-6-2.2 細胞塊細胞塊 PART 的設計與實現(xiàn)的設計與實現(xiàn)（1） 創(chuàng)建元件圖形符號：創(chuàng)建元件圖形符號：細胞塊由一個與門和一個全加器實現(xiàn)，其中 X、Y、PIN、CIN 是輸入端，COUT、POUT 是輸出端：（2）實現(xiàn)器件功能：）實現(xiàn)器件功能：（3）功能仿真）功能仿真對創(chuàng)建的半加器元件（H_ADDER）進行功能仿真，驗證其功能的正確性，可用 Xilinx ISE 編譯器的 Simulator 模塊實現(xiàn)。沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-7-功能仿真波形結果如圖所示，仿真數(shù)據(jù)結果如表所示。對表與表的內容進行對比，

11、可以看出功能仿真結果是正確的，進而說明電路設計正確性。2.2.3 乘法器的設計與實現(xiàn)乘法器的設計與實現(xiàn)(1)創(chuàng)建圖形符號創(chuàng)建圖形符號其中 X4：1是被乘數(shù)輸入、Y4：1是乘數(shù)輸入，MULT8：1是乘積輸出，都是經(jīng)過總線傳輸?shù)摹?XYPINCINPOUTCOUT111111011101101010001010110101010110沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-8-(2)器件實現(xiàn)器件實現(xiàn)XYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTP

12、INPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTGNDGNDGNDGNDGNDGNDGNDGNDX1X2X3X4X4:1Y4:1Y4Y3Y2Y1MULT8:1MULT1MULT2MULT3MULT4MULT5MULT6MULT7MULT8（2）功能仿真）功能仿真功能仿真波形結果如圖所示，仿真數(shù)據(jù)結果如表所示。對表與

13、表的內容進行對比，可以看出功能仿真結果是正確的，進而說明電路設計正確性。被乘數(shù) X乘數(shù)乘數(shù) Y乘積乘積 MULT0504140308180A095A040B2C沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-9-2.3 仿真調試仿真調試仿真調試主要驗證設計電路邏輯功能、時序的正確性，本設計中主要采用功能仿真方法對設計的電路進行仿真。（1）建立仿真波形文件及仿真信號選擇）建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設置參數(shù)，選定的仿真信號和設置的參數(shù)如表 2.2 所示。表表 2.2 仿真信號選擇和參數(shù)設置仿真信號選擇和參數(shù)設置（2）

14、 功功能仿真能仿真結果與分析結果與分析功能仿真波形結果如圖所示，仿真數(shù)據(jù)結果如表所示。對表與表的內容進行對比，可以看出功能仿真結果是正確的，進而說明電路設計正確性。被乘數(shù)被乘數(shù)乘數(shù)乘數(shù)乘積乘積X1X2X3X4Y1Y2Y3Y4MULT（ M1M2M3M4M5M6M7M8）0000100101100011100000110001100000100110000011001010011101000110沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-10-第 3 章 編程下載與硬件測試3.1 編程下載利用編程下載功能，將得到的 farewell.bit 文件下載到 XCV200 實驗板的

15、XCV200 可編程邏輯芯片中。3.2 硬件測試及結果分析硬件測試及結果分析利用 XCV200 實驗板進行硬件功能測試。陣列乘法的輸入數(shù)據(jù)通過 XCV200實驗板的輸入開關實現(xiàn)，輸出數(shù)據(jù)通過 XCV200 實驗板的 LED 指示燈實現(xiàn)，其對應關系如表 3.1 所示。 XCV200 實驗板信號對應關系實驗板信號對應關系 圖形的輸入、輸出信號對應的管腳控制開關被乘數(shù)被乘數(shù)X1X2X3X4A1A2A3A4P94 P95 P96 P97K0乘數(shù)Y1Y2Y3Y4B1B2B3B4P100 P101 P102 P103K0乘積M1M2M3M4M5M6M7M8P215 P216 P217 P218P220 P

16、221 P222 P223D0 利用表中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結果，即用 XCV200 實驗板的沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-11-開關 K0 輸入數(shù)據(jù)，同時觀察 D0 的輸出，得到如表 3.2 所示的硬件測試結果。表表 3.2 硬件測試結果硬件測試結果控制開關控制開關K0（S0S1S2S3 S4S5S6S7）S0S1S2S3S4S5S6S7數(shù)碼管顯示數(shù)碼管顯示1011100163001101000C1010010132沈陽航空工業(yè)學院課程設計報告 第 3 章 編程下載與硬件測試-12-對表與圖的內容進行對比，可以看出硬件測試結果是正確的，說明電路

17、設計完全正確。沈陽航空工業(yè)學院課程設計報告 參考文獻-13-參考文獻1 曹昕燕. EDA 技術實驗與課程設計M.北京：清華大學出版社，20062 范延濱.微型計算機系統(tǒng)原理、接口與 EDA 設計技術M.北京：北京郵電大學出版社，20063 王愛英.計算機組成與結構(第 4 版)M.北京：清華大學出版社，20064 李勇. 計算機原理與設計（修訂本）.長沙：國防科技大學出版社，19895 王爾乾.數(shù)字邏輯與數(shù)字集成電路.北京：清華大學出版社，19966白中英.計算機組成原理.北京：科學出版社，19947葛本修.計算機組織與結構.北京：北京航空航天大學出版社，1992沈陽航空工業(yè)學院課程設計報告

18、附 錄-14-附錄：電路圖沈陽航空工業(yè)學院課程設計報告 附 錄-15-XYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTXYCINCOUTPINPOUTGNDGNDGNDGNDGNDGNDGNDGNDX1X2X3X4X4:1Y4:1Y4Y3Y2Y