第3章CPLD與FPGA簡介

1、第第 三三 章章CPLD/FPGACPLD/FPGA簡介簡介CPLD/FPGA CPLD/FPGA 的主要特點的主要特點n CPLD/FPGACPLD/FPGA是一種半定制的是一種半定制的ASICASIC，屬，屬LSILSI或或VLSIVLSI邏輯器件邏輯器件; ; 其主要特性是：其主要特性是：1 1、采用、采用LSI/VLSILSI/VLSI技術制造，高集成度（最高已達千萬門級）；技術制造，高集成度（最高已達千萬門級）；2 2、支持各種組合邏輯和時序邏輯電路設計，、支持各種組合邏輯和時序邏輯電路設計，甚至實現(xiàn)甚至實現(xiàn)“片上系統(tǒng)片上系統(tǒng)” （SOCSOC）；）； 3 3、可編程改變芯片的邏輯功

2、能，芯片可重復使用，具有、可編程改變芯片的邏輯功能，芯片可重復使用，具有ISPISP或或ICRICR特特性。（性。（ISPISP：In System Programming,In System Programming,在系統(tǒng)編程在系統(tǒng)編程) ) （ICRICR：In Circuit Reconfigable,In Circuit Reconfigable,在電路重構(gòu)）在電路重構(gòu)）3 3、有很高的邏輯布線能力，可以預測信號延遲，便于使用計算機進、有很高的邏輯布線能力，可以預測信號延遲，便于使用計算機進行邏輯功能仿真與時序仿真。行邏輯功能仿真與時序仿真。4 4、有良好的設計加密功能，便于保護知識產(chǎn)

3、權(quán)（、有良好的設計加密功能，便于保護知識產(chǎn)權(quán)（IPIP）。）。5 5、有強大的、有強大的EDAEDA開發(fā)工具開發(fā)工具( (軟件軟件) )支持，與支持，與ASICASIC設計相比，易學易用。設計相比，易學易用。6 6、研制、開發(fā)時間較短，費用相對少。、研制、開發(fā)時間較短，費用相對少。7 7、必須借助、必須借助CPLDCPLD開發(fā)系統(tǒng)，才能設計、開發(fā)開發(fā)系統(tǒng)，才能設計、開發(fā)CPLDCPLD/FPGA/FPGA系統(tǒng)。系統(tǒng)。CPLD/FPGA CPLD/FPGA 與與 SPLDSPLDn一般認為，復雜可編程邏輯器件一般認為，復雜可編程邏輯器件CPLD/FPGACPLD/FPGA的單片集成度大于的單片集

4、成度大于10001000門門, ,而簡單可編程邏輯而簡單可編程邏輯器件器件SPLDSPLD（Simple Programable Logic Simple Programable Logic DeviceDevice）的單片集成度小于的單片集成度小于10001000門。門。n目前目前FPGAFPGA的單片集成度已超過的單片集成度已超過1 1千萬門，達千萬門，達到到IntelIntel公司最新奔騰公司最新奔騰 CPU CPU的集成度?？梢缘募啥?。可以在這種高集成度的在這種高集成度的FPGAFPGA芯片上設計芯片上設計CPU/DSP,CPU/DSP,實實現(xiàn)現(xiàn)SOPCSOPC。nGAL/PALGA

5、L/PAL芯片屬于芯片屬于SPLDSPLD，但目前它們已較少，但目前它們已較少使用。使用。ALTERAALTERA公司的新一代千萬門級的公司的新一代千萬門級的可編程邏輯器件可編程邏輯器件StratixStratix 該系列芯片采用該系列芯片采用1.5v1.5v內(nèi)核，內(nèi)核，0.130.13微米全銅工藝。微米全銅工藝。 開發(fā)系統(tǒng)是開發(fā)系統(tǒng)是QuartusII 2.0QuartusII 2.0版本。版本。 該系列中型號為該系列中型號為EP1S120EP1S120的的芯片，內(nèi)含芯片，內(nèi)含114,140 114,140 個個LELE（約（約1.1M1.1M個門電路），個門電路），芯片中包含的元件數(shù)量芯片

6、中包含的元件數(shù)量已超過已超過10M10M個。個。ALTERAALTERA的新一代低成本高密度的新一代低成本高密度FPGAFPGA：CycloneCyclone（颶風）（颶風）該該FPGAFPGA芯片集成度達芯片集成度達330330萬門，萬門，可用于可用于SOPCSOPC設計設計一塊一塊SOPCSOPC板板一塊一塊SOPCSOPC板的應用：用作電視解碼器板的應用：用作電視解碼器n經(jīng)過了最近經(jīng)過了最近2020年的發(fā)展，許多年的發(fā)展，許多ICIC設計公司都設計公司都開發(fā)出了開發(fā)出了CPLD/FPGACPLD/FPGA。nAltera Altera 公司的公司的 CPLD CPLD 系列和系列和Xil

7、inx Xilinx 公司的公司的 FPGA FPGA 系列，全球知名度高、應用面廣，開發(fā)系系列，全球知名度高、應用面廣，開發(fā)系統(tǒng)成熟，占據(jù)了世界統(tǒng)成熟，占據(jù)了世界PLDPLD市場的較大分額。市場的較大分額。n全球全球CPLD/FPGACPLD/FPGA產(chǎn)品產(chǎn)品60%60%以上是由以上是由AlteraAltera和和XilinxXilinx提供的?？梢灾v提供的?？梢灾vAlteraAltera和和XilinxXilinx共同決共同決定了定了CPLDCPLD技術的發(fā)展方向。技術的發(fā)展方向。CPLD/FPGACPLD/FPGA的叫法的叫法n 不同的廠家，對自己生產(chǎn)的可編程邏輯器件叫法不盡相同。不同的

8、廠家，對自己生產(chǎn)的可編程邏輯器件叫法不盡相同。n PLD(Programmable Logic Device)PLD(Programmable Logic Device)是可編程邏輯器件的總是可編程邏輯器件的總稱。稱。 PALPAL、GALGAL等是早期等是早期的的SPLDSPLD芯片。芯片。 n FPGA FPGA (Field Programmable Gate Arry(Field Programmable Gate Arry，現(xiàn)場可編程門陣，現(xiàn)場可編程門陣列列) )是是XilinxXilinx公司發(fā)明的。公司發(fā)明的。XilinxXilinx公司把基于查找表技術公司把基于查找表技術、SR

9、AMSRAM存儲工藝的可編程邏輯器件叫存儲工藝的可編程邏輯器件叫FPGAFPGA；把基于乘積項；把基于乘積項技術、技術、 E E2 2PROMPROM（或（或Flash MEMFlash MEM）存儲工藝的可編程邏輯器）存儲工藝的可編程邏輯器件叫件叫CPLDCPLD； n AlteraAltera公司把自己生產(chǎn)的可編程邏輯器件都叫作公司把自己生產(chǎn)的可編程邏輯器件都叫作CPLD,CPLD,即即復雜復雜PLD(Complex PLD),PLD(Complex PLD),但分為但分為 MAXMAX系列系列CPLDCPLD（乘積項技（乘積項技術、術、E E2 2PROMPROM存儲工藝）和存儲工藝）和

10、FLEX/ACEX/APEXFLEX/ACEX/APEX系列系列CPLDCPLD（查找（查找表技術、表技術、SRAMSRAM存儲工藝）。存儲工藝）。n 由于由于FLEXFLEX等系列是基于查找表技術、采用等系列是基于查找表技術、采用SRAMSRAM存儲工藝的存儲工藝的器件，其使用方法和器件，其使用方法和XilinxXilinx的的FPGAFPGA一樣，所以人們也把一樣，所以人們也把FLEX/ACEX/APEXFLEX/ACEX/APEX系列的系列的CPLDCPLD產(chǎn)品叫做產(chǎn)品叫做FPGAFPGA。如何使用如何使用CPLD/FPGACPLD/FPGA ？n 開發(fā)、使用開發(fā)、使用CPLDCPLD需

11、要掌握三部分的知識：需要掌握三部分的知識： 1 1、熟悉、了解、熟悉、了解CPLD/FPGACPLD/FPGA芯片；芯片； 2 2、掌握、掌握CPLD/FPGACPLD/FPGA開發(fā)系統(tǒng)（軟件）；開發(fā)系統(tǒng)（軟件）； 3 3、能對、能對CPLD/FPGACPLD/FPGA芯片進行編程配置（加載設計代碼）。芯片進行編程配置（加載設計代碼）。n 由于由于CPLD/FPGACPLD/FPGA開發(fā)系統(tǒng)已發(fā)展得相當完善，用戶甚至可以不用詳開發(fā)系統(tǒng)已發(fā)展得相當完善，用戶甚至可以不用詳細了解細了解CPLD/FPGACPLD/FPGA的內(nèi)部結(jié)構(gòu)，就可以用自己熟悉的方法（如原理的內(nèi)部結(jié)構(gòu)，就可以用自己熟悉的方法（

12、如原理圖輸入法圖輸入法/HDL/HDL語言輸入法語言輸入法/ /波形輸入法波形輸入法) )來完成要求的來完成要求的CPLD /FPGACPLD /FPGA設設計。計。n 但是若要很好的掌握但是若要很好的掌握CPLD/FPGACPLD/FPGA設計與應用技術，懂得必要的設計與應用技術，懂得必要的CPLD/FPGACPLD/FPGA結(jié)構(gòu)組成、特性參數(shù)與基本工作原理還是必要的。另外結(jié)構(gòu)組成、特性參數(shù)與基本工作原理還是必要的。另外，能熟練操作、使用一種，能熟練操作、使用一種CPLD /FPGACPLD /FPGA開發(fā)系統(tǒng)、至少掌握一種開發(fā)系統(tǒng)、至少掌握一種HDLHDL語言也是必要的，這將有助于提高設計

13、的效率和可行性。語言也是必要的，這將有助于提高設計的效率和可行性。 n 目前主要的目前主要的CPLD/FPGACPLD/FPGA生產(chǎn)商都提供適合自己產(chǎn)品開發(fā)、應用的生產(chǎn)商都提供適合自己產(chǎn)品開發(fā)、應用的EDAEDA開發(fā)軟件。也有許多第三方開發(fā)軟件。也有許多第三方EDAEDA軟件公司提供軟件公司提供CPLD/FPGACPLD/FPGA開發(fā)系統(tǒng)，開發(fā)系統(tǒng)，且性能優(yōu)良。如且性能優(yōu)良。如CANDENCECANDENCE公司的公司的SPWSPW系統(tǒng)、系統(tǒng)、 AltecAltec公司的公司的Active Active CADCAD系統(tǒng)。系統(tǒng)。CPLD/FPGACPLD/FPGA設計流程設計流程用戶輸入用戶輸

14、入開發(fā)系統(tǒng)利開發(fā)系統(tǒng)利用計算機進用計算機進行處理行處理用戶測試用戶測試主要的CPLD/FPGACPLD/FPGA生產(chǎn)廠商n目前世界上有多家公司生產(chǎn)目前世界上有多家公司生產(chǎn)CPLD/FPGACPLD/FPGA，主要，主要的的CPLD/FPGACPLD/FPGA生產(chǎn)廠商有：生產(chǎn)廠商有： 1 1、Altera Altera 公司公司，主要的，主要的CPLDCPLD生產(chǎn)廠商生產(chǎn)廠商2 2、Xilinx Xilinx 公司公司，主要的，主要的FPGAFPGA生產(chǎn)廠商生產(chǎn)廠商3 3、LatticeLattice公司，著名的公司，著名的CPLDCPLD生產(chǎn)廠商生產(chǎn)廠商4 4、ACTELACTEL公司，公司，

15、 著名的著名的CPLDCPLD生產(chǎn)廠商生產(chǎn)廠商5 5、CypressCypress公司，著名的公司，著名的CPLDCPLD生產(chǎn)廠商生產(chǎn)廠商6 6、AtemalAtemal公司，公司，著名的著名的I IC/MCUC/MCU公司公司, ,也設計生產(chǎn)也設計生產(chǎn)PLDPLD產(chǎn)品產(chǎn)品. .7 7、LuccentLuccent公司，公司，著名的通訊企業(yè)，也設計生產(chǎn)著名的通訊企業(yè)，也設計生產(chǎn)PLDPLD產(chǎn)品產(chǎn)品. .國外主要的國外主要的CPLD/FPGACPLD/FPGA開發(fā)系統(tǒng)有：開發(fā)系統(tǒng)有：n Altera: MAX+PlusIIAltera: MAX+PlusII、QuartusIIQuartusII

16、 n Xilinx: FoundationXilinx: Foundation、ISEISE、AllianceAlliancen Lattice: SynarioLattice: Synario、ispDesignEXPERTispDesignEXPERT、VantisVantisn Altec: Altec: Active CADActive CADn CPRESS WRAPCPRESS WRAPn OrCAD: OrCAD/2000OrCAD: OrCAD/2000CPLD/FPGACPLD/FPGA的結(jié)構(gòu)分類的結(jié)構(gòu)分類n 對于對于CPLDCPLD產(chǎn)品，產(chǎn)品，按結(jié)構(gòu)一般可分為按結(jié)構(gòu)一般可分

17、為：基于乘積項（：基于乘積項（Product-TermProduct-Term）技術、）技術、EEPROMEEPROM（或（或Flash MemoryFlash Memory）存儲工藝的存儲工藝的CPLDCPLD，和基于查找表（，和基于查找表（Look-Up tableLook-Up table）技術、技術、SRAMSRAM存儲工藝的存儲工藝的FPGAFPGA。n 基于基于EEPROMEEPROM存儲工藝的存儲工藝的CPLDCPLD集成度相對小一點，多集成度相對小一點，多用于用于2 2萬門規(guī)模以下的設計，萬門規(guī)模以下的設計，適合實現(xiàn)適合實現(xiàn)較復雜的較復雜的組合組合邏輯邏輯，如編、譯碼設計。，如

18、編、譯碼設計。n 基于基于SRAMSRAM工藝的工藝的FPGAFPGA，集成度較高，內(nèi)部觸發(fā)器多，集成度較高，內(nèi)部觸發(fā)器多，多用于，多用于1 1萬門以上的大規(guī)模系統(tǒng)設計，適合做復雜萬門以上的大規(guī)模系統(tǒng)設計，適合做復雜的時序邏輯設計，如數(shù)字信號處理和各種算法。的時序邏輯設計，如數(shù)字信號處理和各種算法。n 已有基于已有基于FPGAFPGA的的SOPCSOPC器件問世，并得到廣泛關注。器件問世，并得到廣泛關注。n 采用這種結(jié)構(gòu)的采用這種結(jié)構(gòu)的PLDPLD芯片有：芯片有： Altera Altera的的MAX7000,MAX9000,MAX3000MAX7000,MAX9000,MAX3000系列系列

19、 （E E2 2PROMPROM工藝）工藝）,Xilinx,Xilinx的的XC9500XC9500系列（系列（FlashFlash工藝）和工藝）和Lattice,CypressLattice,Cypress的大部分產(chǎn)品的大部分產(chǎn)品 （E E2 2PROM/ FlashPROM/ Flash工藝）工藝）n 這種這種CPLDCPLD的基本結(jié)構(gòu)如下所示的基本結(jié)構(gòu)如下所示: : （以（以MAX7000MAX7000結(jié)構(gòu)組成為例，其他型號結(jié)構(gòu)組成為例，其他型號CPLDCPLD的的結(jié)構(gòu)與此非常相似）。結(jié)構(gòu)與此非常相似）?；诔朔e項（基于乘積項（Product-Term)Product-Term)的的CP

20、LDCPLD結(jié)構(gòu)結(jié)構(gòu)CPLDCPLD內(nèi)部結(jié)構(gòu)（內(nèi)部結(jié)構(gòu)（AlteraAltera的的MAX7000SMAX7000S系列）系列）邏輯陣列塊中包含多個宏單元邏輯陣列塊中包含多個宏單元邏輯陣列塊邏輯陣列塊(LAB)可編程可編程I/OI/O控制塊控制塊可編程可編程連線資源連線資源邏輯宏單元的基本結(jié)構(gòu)邏輯宏單元的基本結(jié)構(gòu)n邏輯宏單元邏輯宏單元是是 PLD PLD 的基本結(jié)構(gòu)，由它來實的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能。一般現(xiàn)基本的邏輯功能。一般8 8個個邏輯宏單元邏輯宏單元構(gòu)構(gòu)成一個成一個邏輯陣列塊邏輯陣列塊LABLAB。n上圖中的蘭色部分就是上圖中的蘭色部分就是LABLAB。n可編程連線可編程連線

21、PIAPIA負責信號傳遞，連接所有的負責信號傳遞，連接所有的邏輯宏單元。邏輯宏單元。 nI/O I/O 控制塊控制塊(IOB)(IOB)負責輸入輸出引腳的電氣負責輸入輸出引腳的電氣特性控制，比如可以設定集電極開路輸出，特性控制，比如可以設定集電極開路輸出，擺率控制，三態(tài)輸出等。擺率控制，三態(tài)輸出等。 n邏輯宏單元的具體結(jié)構(gòu)見下圖：邏輯宏單元的具體結(jié)構(gòu)見下圖：宏單元的內(nèi)部結(jié)構(gòu)宏單元的內(nèi)部結(jié)構(gòu)乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器n上圖的左側(cè)是乘積項陣列，實際就是一個與陣上圖的左側(cè)是乘積項陣列，實際就是一個與陣列，每個交叉點都是一個可編程點。通過列，每個交叉點都是一個可編程點。通過“與與陣列陣列

22、”產(chǎn)生乘積項（最小項）。后面的或門把產(chǎn)生乘積項（最小項）。后面的或門把按要求產(chǎn)生的乘積項按要求產(chǎn)生的乘積項“加加”起來，得到需要的起來，得到需要的輸出組合邏輯函數(shù)。輸出組合邏輯函數(shù)。n圖右側(cè)是一個可編程圖右側(cè)是一個可編程D D觸發(fā)器，它的時鐘，清觸發(fā)器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘。清零和全局時鐘。n圖中的異或門用來控制組合邏輯函數(shù)的極性。圖中的異或門用來控制組合邏輯函數(shù)的極性。n由圖可見，由圖可見，CPLDCPLD的宏單元（也可稱為邏輯單元的宏單元（也可稱為邏輯單元LELE）與）與GALGAL的的OLMCOLMC結(jié)

23、構(gòu)非常類似。結(jié)構(gòu)非常類似。開發(fā)系統(tǒng)對開發(fā)系統(tǒng)對MAX7064SLABMAX7064SLAB的描述的描述可編程的可編程的I/OI/O控制塊控制塊n 使引腳能兼容使引腳能兼容TTLTTL和和CMOSCMOS多種接口和電壓標準；多種接口和電壓標準；n 可將引腳配置為輸入、輸出、雙向、集電極開路和可將引腳配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式；三態(tài)等形式；n 能提供適當?shù)尿?qū)動電流；能提供適當?shù)尿?qū)動電流；n 降低引腳接口功耗，防止脈沖過沖和減少電源噪聲降低引腳接口功耗，防止脈沖過沖和減少電源噪聲n 支持多種接口電壓（降低芯片功耗）支持多種接口電壓（降低芯片功耗）1.21.20.5um,5V0.5

24、um,5V0.35um,3.3V0.35um,3.3V0.25um,internal 2.5V,I/O3.3V0.25um,internal 2.5V,I/O3.3V0.18um,internal 1.8V,I/O2.5V and 3.3V0.18um,internal 1.8V,I/O2.5V and 3.3V可編程連線陣列可編程連線陣列PIAPIAn在各個邏輯宏單元之間以及邏輯宏單元與在各個邏輯宏單元之間以及邏輯宏單元與I/OI/O單元之間提供可編程的信號連接網(wǎng)絡；單元之間提供可編程的信號連接網(wǎng)絡；nCPLDCPLD中一般采用固定長度的線段來進行連接中一般采用固定長度的線段來進行連接，因此

25、信號傳輸?shù)难訒r是固定的，使得信號，因此信號傳輸?shù)难訒r是固定的，使得信號傳輸時時間延時能夠預測。傳輸時時間延時能夠預測。FPGAFPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理nFPGAFPGA都采用查找表都采用查找表(Look-Up-Table,LUT)(Look-Up-Table,LUT)來實現(xiàn)邏輯函數(shù)。來實現(xiàn)邏輯函數(shù)。如如AlteraAltera的的FLEX/ACEXFLEX/ACEX/APEX/APEX系列器件和系列器件和 Xilinx Xilinx的多數(shù)器件。的多數(shù)器件。n FPGA FPGA的編程配置元的編程配置元件都是件都是SRAMSRAM。n 由于由于SRAMSRAM較易制造較易制造，且

26、其可重復編程使，且其可重復編程使用的次數(shù)幾乎無限，用的次數(shù)幾乎無限，所以目前高集成度的所以目前高集成度的可編程邏輯器件幾乎可編程邏輯器件幾乎都是都是FPGAFPGA。FPGAFPGA基本結(jié)構(gòu)組成圖基本結(jié)構(gòu)組成圖n FPGAFPGA的內(nèi)部結(jié)構(gòu)的內(nèi)部結(jié)構(gòu)稱為稱為LCALCA（Logic Logic Cell ArrayCell Array），由），由三個基本部分組成三個基本部分組成1 1、可編程邏輯塊、可編程邏輯塊 （CLBCLB）2 2、可編程輸入輸、可編程輸入輸 出塊（出塊（IOBIOB）3 3、可編程連線資、可編程連線資 源（源（PIRPIR）nCLBCLB中包含中包含1 1個或個或2 2個

27、邏輯單元（個邏輯單元（LELE）CLBCLB包含包含1 1個或個或2 2個邏輯單元個邏輯單元IOB可編程連線可編程連線資源（資源（PIRPIR）FPGAFPGA的基本組成的基本組成n 可編程邏輯塊可編程邏輯塊CLBCLB組成了組成了FPGAFPGA的核心門陣列的核心門陣列，能完成用戶指定，能完成用戶指定的邏輯功能；每個的邏輯功能；每個CLBCLB中包含中包含1 1個或個或2 2個邏輯單元（個邏輯單元（LELE）。）。LELE主主要由一個組合邏輯函數(shù)發(fā)生器、幾個觸發(fā)器、若干個多路選要由一個組合邏輯函數(shù)發(fā)生器、幾個觸發(fā)器、若干個多路選選擇器及控制電路組成。選擇器及控制電路組成。n 可編程的輸入可編

28、程的輸入/ /輸出塊輸出塊IOBIOB位于芯片內(nèi)部四周位于芯片內(nèi)部四周，在內(nèi)部邏輯陣，在內(nèi)部邏輯陣列與外部芯片封裝引腳之間提供一個可編程接口，它主要由列與外部芯片封裝引腳之間提供一個可編程接口，它主要由邏輯門、觸發(fā)器和控制單元組成。邏輯門、觸發(fā)器和控制單元組成。n 可編程連線資源可編程連線資源PIRPIR位于芯片內(nèi)部的邏輯塊之間位于芯片內(nèi)部的邏輯塊之間，經(jīng)編程后形，經(jīng)編程后形成連線網(wǎng)絡，用于芯片內(nèi)部邏輯間的相互連接，并在它們之成連線網(wǎng)絡，用于芯片內(nèi)部邏輯間的相互連接，并在它們之間傳遞邏輯信息。間傳遞邏輯信息?；窘Y(jié)構(gòu)圖基本結(jié)構(gòu)圖LELE內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)什么是查找表什么是查找表(Look-Up-

29、Table,LUT)(Look-Up-Table,LUT)？查找表（查找表（LUTLUT）就是一個有）就是一個有N N根（一般是根（一般是4 4根）地址線的根）地址線的16x116x1的的RAMRAM存儲器。存儲器。當用戶通過原理圖或當用戶通過原理圖或 HDL HDL 語言描述了一個語言描述了一個4 4輸入的邏輯電輸入的邏輯電路后，路后，CPLD/FPGA CPLD/FPGA 開發(fā)軟件就會按設計要求自動計算邏輯開發(fā)軟件就會按設計要求自動計算邏輯電路的所有可能的結(jié)果，并把該結(jié)果事先寫入這個電路的所有可能的結(jié)果，并把該結(jié)果事先寫入這個RAMRAM存存儲器。這樣，當輸入變量作為儲器。這樣，當輸入變量

30、作為RAMRAM的地址信號輸入時，預的地址信號輸入時，預期的結(jié)果（輸出邏輯函數(shù)）就作為期的結(jié)果（輸出邏輯函數(shù)）就作為RAMRAM的存儲數(shù)據(jù)輸出了。的存儲數(shù)據(jù)輸出了。利用這種查表的方法實現(xiàn)邏輯函數(shù)輸出是一種簡單、高效利用這種查表的方法實現(xiàn)邏輯函數(shù)輸出是一種簡單、高效的方法。這就是存儲器可用作邏輯函數(shù)發(fā)生器的原理。的方法。這就是存儲器可用作邏輯函數(shù)發(fā)生器的原理。 N N個輸入的邏輯函數(shù)，需要個輸入的邏輯函數(shù)，需要2 2的的N N次方的容量的次方的容量的SRAMSRAM來實現(xiàn)來實現(xiàn)查找表（查找表（LUT)LUT)的工作原理與組成的工作原理與組成查找表（查找表（LUT)LUT)的工作原理與組成的工作原

31、理與組成查找表結(jié)構(gòu)的查找表結(jié)構(gòu)的FPGAFPGA邏輯實現(xiàn)原理邏輯實現(xiàn)原理 以這個電路為例：以這個電路為例： A,B,C,DA,B,C,D由由FPGAFPGA芯片的管腳輸入后進入可編程連線，然后作為芯片的管腳輸入后進入可編程連線，然后作為地址線連到到地址線連到到LUTLUT，LUTLUT中由于已經(jīng)事先寫入了所有可能的邏輯中由于已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應的數(shù)據(jù)然后輸出，這樣組合邏輯就結(jié)果，通過地址查找到相應的數(shù)據(jù)然后輸出，這樣組合邏輯就實現(xiàn)了。實現(xiàn)了。 該電路中該電路中D D觸發(fā)器是直接利用觸發(fā)器是直接利用LUTLUT后面后面D D觸發(fā)器來實現(xiàn)。時鐘信觸發(fā)器來實現(xiàn)。時鐘信

32、號號CLKCLK由由I/OI/O腳輸入后進入芯片內(nèi)部的時鐘專用通道，直接連接腳輸入后進入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與到觸發(fā)器的時鐘端。觸發(fā)器的輸出與I/OI/O腳相連，把結(jié)果輸出到腳相連，把結(jié)果輸出到芯片管腳。這樣芯片管腳。這樣PLDPLD就完成了上圖所示電路的功能。就完成了上圖所示電路的功能。這個電路是一個簡單范例，只需要一個這個電路是一個簡單范例，只需要一個LUTLUT加上一個觸發(fā)器就加上一個觸發(fā)器就可以完成。對于一個可以完成。對于一個LUTLUT無法完成的的電路，就需要通過進位邏無法完成的的電路，就需要通過進位邏輯將多個單元相連，這樣輯將多個單元相連，

33、這樣FPGAFPGA就可以實現(xiàn)復雜的邏輯。就可以實現(xiàn)復雜的邏輯。查找表的工作原理查找表的工作原理N N個輸入的邏輯函數(shù)需要個輸入的邏輯函數(shù)需要2 2的的N N次方的容量的次方的容量的SRAMSRAM來實現(xiàn)。來實現(xiàn)。一個一個LUTLUT無法完成的無法完成的N4N4的多輸入電路，就需要通過的多輸入電路，就需要通過進位邏輯進位邏輯和和級連的方法級連的方法將多個將多個LUTLUT單元相連，這樣單元相連，這樣FPGAFPGA就可以實現(xiàn)復雜的就可以實現(xiàn)復雜的邏輯。邏輯。查找表與門查找表與門查找表與門d3. . 0d7. . 4d11. . 0XC4000XC4000系列系列FPGAFPGA的的CLBCLB

34、基本結(jié)構(gòu)基本結(jié)構(gòu) CLBCLB主要由組合邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)主要由組合邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。選擇器等電路組成。n 在在CLBCLB中有三個組合邏輯函數(shù)發(fā)生器，它們分別是中有三個組合邏輯函數(shù)發(fā)生器，它們分別是G G、F F和和H H，對應的，對應的輸出是輸出是GG、FF和和HH。G G有四個輸入變量有四個輸入變量G1G1、G2G2、G3G3和和G4G4，F(xiàn) F也有也有四個輸入變量四個輸入變量F1F1、F2F2、F3F3和和F4F4n G G和和F F這兩個邏輯函數(shù)發(fā)生器是完全獨立的，均可實現(xiàn)這兩個邏輯函數(shù)發(fā)生器是完全獨立的，均可實現(xiàn)4 4輸入變量的輸入變量的任意組

35、合邏輯函數(shù)。任意組合邏輯函數(shù)。n 組合邏輯函數(shù)發(fā)生器組合邏輯函數(shù)發(fā)生器H H有三個輸入信號，分別來自前兩個函數(shù)發(fā)生有三個輸入信號，分別來自前兩個函數(shù)發(fā)生器的輸出器的輸出GG、FF和信號變換電路的輸出和信號變換電路的輸出H1H1。n 組合邏輯函數(shù)發(fā)生器組合邏輯函數(shù)發(fā)生器H H能實現(xiàn)能實現(xiàn)3 3輸入變量的各種組合函數(shù)。利用三個輸入變量的各種組合函數(shù)。利用三個組合邏輯函數(shù)發(fā)生器，可以實現(xiàn)多達組合邏輯函數(shù)發(fā)生器，可以實現(xiàn)多達9 9個變量的組合邏輯函數(shù)。個變量的組合邏輯函數(shù)。n XC4000XC4000的的CLBCLB中有兩個邊沿觸發(fā)的中有兩個邊沿觸發(fā)的D D觸發(fā)器，它們共有一個公共的時觸發(fā)器，它們共有

36、一個公共的時鐘，共有一個時鐘使能輸入端，允許選擇時鐘信號高或低電平有效鐘，共有一個時鐘使能輸入端，允許選擇時鐘信號高或低電平有效。 n 可以看出，只要對可以看出，只要對CLBCLB內(nèi)部的數(shù)據(jù)選擇器進行編程，邏輯函數(shù)發(fā)生內(nèi)部的數(shù)據(jù)選擇器進行編程，邏輯函數(shù)發(fā)生器器G G、F F和和H H的輸出就可以觸發(fā)器連接，實現(xiàn)所需要的時序邏輯輸出的輸出就可以觸發(fā)器連接，實現(xiàn)所需要的時序邏輯輸出。 n 在在CLBCLB中的不同規(guī)格的數(shù)據(jù)選擇器，分別用來選擇觸發(fā)器激勵輸入中的不同規(guī)格的數(shù)據(jù)選擇器，分別用來選擇觸發(fā)器激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號等。信號、時鐘有效邊沿、時鐘使能信號以及輸出信號

37、等。XC4000XC4000系列的系列的I/OB I/OB 基本結(jié)構(gòu)基本結(jié)構(gòu) n XC4000XC4000系列的系列的I/OBI/OB主要由輸入觸發(fā)器、輸入緩沖器和主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)鎖存器、輸出緩沖器組成，它保證了器件輸出觸發(fā)鎖存器、輸出緩沖器組成，它保證了器件引腳和內(nèi)部邏輯陣列之間的連接。引腳和內(nèi)部邏輯陣列之間的連接。n 其中輸入通道分為寄存器輸入和直接輸人兩種方式。其中輸入通道分為寄存器輸入和直接輸人兩種方式。輸入信號允許有選擇地編程延時。輸入寄存器的時鐘輸入信號允許有選擇地編程延時。輸入寄存器的時鐘極性、置位、復位端及輸人上拉或下拉電阻均可由程極性、置位、復位端及輸人

38、上拉或下拉電阻均可由程序控制。序控制。n 在輸出通道中，每個輸出端都有一個三態(tài)輸出緩沖器在輸出通道中，每個輸出端都有一個三態(tài)輸出緩沖器。通過程序控制可選擇寄存器輸出或直接輸出方式。通過程序控制可選擇寄存器輸出或直接輸出方式。n 因此，每個因此，每個I/OBI/OB控制一個引腳，通過程序設置它們可控制一個引腳，通過程序設置它們可被配置為輸入、輸出或雙向被配置為輸入、輸出或雙向I/OI/O功能。功能。XC4000XC4000系列的可編程連線資源系列的可編程連線資源PIRPIR（單長線、雙長線和長線單長線、雙長線和長線） n 可編程互連資源可編程互連資源PIRPIR通常將通常將FPGAFPGA內(nèi)部的

39、內(nèi)部的CLBCLB和和CLBCLB之間、之間、CLBCLB和和I/OBI/OB之之間連接起來，組成各種具有復雜功能的系統(tǒng)。間連接起來，組成各種具有復雜功能的系統(tǒng)。n PIRPIR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關，通過主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關，通過自動布線實現(xiàn)各種電路的連接。自動布線實現(xiàn)各種電路的連接。n XC4000XC4000系列采用分段互連資源結(jié)構(gòu)，如果以線段的相對長度來劃分系列采用分段互連資源結(jié)構(gòu)，如果以線段的相對長度來劃分，可分為單長線、雙長線和長線三種。，可分為單長線、雙長線和長線三種。n 單長線是指可編程開關矩陣和單長線是指可編程開關矩陣

40、和CLBCLB之間的連線，是貫穿于之間的連線，是貫穿于CLBCLB之間的之間的八條垂直和水平金屬線段，可編程開關矩陣位于這些金屬線段的交八條垂直和水平金屬線段，可編程開關矩陣位于這些金屬線段的交叉點。通過編制程序，可控制開關矩陣將某個叉點。通過編制程序，可控制開關矩陣將某個CLBCLB與其它與其它CLBCLB或或I/OBI/OB連在一起。連在一起。 n 雙長線包括夾在雙長線包括夾在CLBCLB之間的四條垂直和水平金屬線段。雙長線雙倍于之間的四條垂直和水平金屬線段。雙長線雙倍于單長線，其長度通過兩個單長線，其長度通過兩個CLBCLB。穿過兩個。穿過兩個CLBCLB之后，這些金屬線段才之后，這些金

41、屬線段才與可編程的開關矩陣相連。因此，利用雙長線可以實現(xiàn)使兩個相隔與可編程的開關矩陣相連。因此，利用雙長線可以實現(xiàn)使兩個相隔（非相鄰）的（非相鄰）的CLBCLB連接。連接。 n 長線是通過特殊緩沖器驅(qū)動、貫穿全局的金屬連線，用來連接時鐘長線是通過特殊緩沖器驅(qū)動、貫穿全局的金屬連線，用來連接時鐘和其它高扇出信號。由長線網(wǎng)構(gòu)成的金屬網(wǎng)絡，布滿了陣列的全部和其它高扇出信號。由長線網(wǎng)構(gòu)成的金屬網(wǎng)絡，布滿了陣列的全部長和寬。長和寬。CLBCLB的輸入可以由鄰近的任一長線驅(qū)動，輸出可以通過三態(tài)的輸入可以由鄰近的任一長線驅(qū)動，輸出可以通過三態(tài)緩沖器驅(qū)動長線。長線通常用于高扇出、關鍵信號的傳播。緩沖器驅(qū)動長線

42、。長線通常用于高扇出、關鍵信號的傳播。 AlteraAltera的的FLEX/ACEXFLEX/ACEX等芯片的結(jié)構(gòu)等芯片的結(jié)構(gòu)Altera FLEX/ACEX Altera FLEX/ACEX 芯片的內(nèi)部結(jié)構(gòu)芯片的內(nèi)部結(jié)構(gòu)ALTERA 10K10ALTERA 10K10器件的內(nèi)部結(jié)構(gòu)圖器件的內(nèi)部結(jié)構(gòu)圖內(nèi)含內(nèi)含72728 8576576個個LELEFPGAFPGA中的嵌入式陣列（中的嵌入式陣列（EABEAB）n可靈活配置的可靈活配置的RAMRAM塊，典型大小是塊，典型大小是4KB4KB。n用途用途實現(xiàn)比較復雜的函數(shù)的查找表，如正弦、實現(xiàn)比較復雜的函數(shù)的查找表，如正弦、余弦表等。余弦表等?？蓪崿F(xiàn)

43、多種存儲器功能，如可實現(xiàn)多種存儲器功能，如RAMRAM，ROMROM，雙，雙口口RAMRAM，F(xiàn)IFOFIFO，StackStack等等靈活配置方法：可配置成靈活配置方法：可配置成2562561616、5125128 8、102410244 4、204820482 2、 409640961 1。內(nèi)部晶振電路內(nèi)部晶振電路n 高速反向放大器用高速反向放大器用于和外部晶體相接于和外部晶體相接，形成內(nèi)部晶體振，形成內(nèi)部晶體振蕩器。蕩器。n 提供將振蕩波形二提供將振蕩波形二分頻成對稱方波的分頻成對稱方波的功能。功能。CPLDCPLD與與FPGAFPGA的類似之處的類似之處nCPLDCPLD與與FPGAF

44、PGA在很大程度上具有類似之處，概括起在很大程度上具有類似之處，概括起來，可以認為它們都是由以下三部分共同組成：來，可以認為它們都是由以下三部分共同組成：（1 1）輸入）輸入/ /輸出單元。輸出單元。（2 2）二維邏輯塊陣列，是）二維邏輯塊陣列，是PLDPLD器件的邏輯組成的核心器件的邏輯組成的核心（3 3）用于連接邏輯塊的互連資源，其中可以是各種）用于連接邏輯塊的互連資源，其中可以是各種長度的連線線段，也可以是一些可編程的連接開關長度的連線線段，也可以是一些可編程的連接開關，通常用來連接邏輯塊之間、邏輯塊與輸入，通常用來連接邏輯塊之間、邏輯塊與輸入/ /輸出輸出塊之間的連線。塊之間的連線。n

45、對用戶而言，對用戶而言，CPLDCPLD與與FPGAFPGA的內(nèi)部結(jié)構(gòu)雖有不同，的內(nèi)部結(jié)構(gòu)雖有不同，但使用方法基本一樣。所以在多數(shù)情況下無需加但使用方法基本一樣。所以在多數(shù)情況下無需加以區(qū)分。以區(qū)分。CPLDCPLD與與FPGAFPGA的區(qū)別的區(qū)別FPGAFPGA與與CPLDCPLD的區(qū)別的區(qū)別n FPGAFPGA采用采用SRAMSRAM進行功能配置，可重復編程，但系統(tǒng)掉電后，進行功能配置，可重復編程，但系統(tǒng)掉電后，SRAMSRAM中的數(shù)據(jù)丟失。因此需在中的數(shù)據(jù)丟失。因此需在FPGAFPGA外加外加EPROMEPROM，將配置數(shù)據(jù)寫，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入入其中，系統(tǒng)每

46、次上電自動將數(shù)據(jù)引入SRAMSRAM中。中。n CPLDCPLD器件一般采用器件一般采用EEPROMEEPROM存儲技術，可重復編程，并且系統(tǒng)存儲技術，可重復編程，并且系統(tǒng)掉電后，掉電后，EEPROMEEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。n FPGAFPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復雜的組合電路則需要幾個要求實現(xiàn)較復雜的組合電路則需要幾個CLBCLB結(jié)合起來實現(xiàn)。結(jié)合起來實現(xiàn)。n FPGAFPGA的邏輯功能由于是利用的邏輯功能由于是利用LUTLUT來實現(xiàn)，且來實現(xiàn)，且SR

47、AMSRAM編程結(jié)構(gòu)相當編程結(jié)構(gòu)相當較簡單，故易于大規(guī)模集成。目前較簡單，故易于大規(guī)模集成。目前2 2萬門以上規(guī)模集成的萬門以上規(guī)模集成的PLDPLD，都是，都是FPGAFPGA。n CPLDCPLD的與或陣列結(jié)構(gòu)，使其適宜實現(xiàn)較大規(guī)模的組合邏輯功的與或陣列結(jié)構(gòu)，使其適宜實現(xiàn)較大規(guī)模的組合邏輯功能，但觸發(fā)器資源相對較少，實現(xiàn)較大規(guī)模的時序邏輯功能能，但觸發(fā)器資源相對較少，實現(xiàn)較大規(guī)模的時序邏輯功能有一定的難度。有一定的難度。n CPLDCPLD的的“與或陣列與或陣列”結(jié)構(gòu)和非易失性編程特性也不適宜超大結(jié)構(gòu)和非易失性編程特性也不適宜超大規(guī)模集成。一般其集成度不超過規(guī)模集成。一般其集成度不超過2 2萬門。萬門。FPGAFPGA與與CPLDCPLD的區(qū)別的區(qū)別n FPGAFPGA內(nèi)部有豐富連線資源，內(nèi)部有豐富連線資源，CLBCLB分塊較小，芯片的利用率較分塊較小，芯片的利用率較高。高。n CPLDCPLD的宏單元的