數(shù)字電路課程設(shè)計(jì)報(bào)告-同步N進(jìn)制計(jì)數(shù)器的設(shè)計(jì)與仿真.

1、目 錄摘要 1關(guān)鍵詞 11 引言 22 同步時(shí)序邏輯電路的設(shè)計(jì)方法 2 2.1 同步時(shí)序邏輯電路的概述 2 2.2 同步時(shí)序邏輯電路的一般設(shè)計(jì)方法 33 同步N進(jìn)制計(jì)數(shù)器的設(shè)計(jì) 4 3.1 同步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì) 5 3.2 帶進(jìn)位輸出端的十三進(jìn)制計(jì)數(shù)器的設(shè)計(jì)8 3.2.1 具體電路實(shí)現(xiàn) 8 3.2.2 電路自啟動(dòng)檢查124 仿真的實(shí)現(xiàn) 134.1 仿真的原理 134.2 仿真與結(jié)果分析 145 結(jié)論 156 心得體會(huì)15附：參考文獻(xiàn) 16同步N進(jìn)制計(jì)數(shù)器的設(shè)計(jì)與仿真摘 要：本課程設(shè)計(jì)首先從一般方法入手，介紹了同步時(shí)序電路設(shè)計(jì)的方法過(guò)程，然后將此方法應(yīng)用于同步二進(jìn)制電路的設(shè)計(jì)，再在同步二進(jìn)

2、制計(jì)數(shù)器的基礎(chǔ)上進(jìn)行分析給出十三進(jìn)制電路狀態(tài)方程、卡諾圖，得到帶進(jìn)位輸出端得十三進(jìn)制計(jì)數(shù)器的設(shè)計(jì)，最后用MUX+plus2對(duì)所得電路進(jìn)行仿真，驗(yàn)證設(shè)計(jì)，并對(duì)電路延時(shí)等性能進(jìn)行分析。關(guān)鍵詞： 同步時(shí)序邏輯電路，同步二進(jìn)制計(jì)數(shù)器，帶進(jìn)位輸出端得十三進(jìn)制計(jì)數(shù)器，MUX+plus2 Synchronous N into system design and simulation of the counterAbstract: Our course is designed from the general method of first, which introduced the synchronizat

3、ion method of sequential circuits design process, and then the method is used in synchronous binary circuit design, and on the basis of synchronous binary counter analysis given ten ternary circuit state equation, cano figure, to get a carry the output to ten ternary counter design, final with MUX +

4、 plus2 of the circuit, and simulation test design, and the circuit such as delay performance analysis. Keywords: synchronous sequential logic circuit, synchronous binary counters, binary counter thirteen with carry out , MUX+plus21 引言計(jì)數(shù)器是用來(lái)累計(jì)時(shí)鐘脈沖個(gè)數(shù)的時(shí)序邏輯部件，在數(shù)字電路中，我們把記憶輸入CP脈沖個(gè)數(shù)的操作叫做計(jì)數(shù)，把能實(shí)現(xiàn)計(jì)數(shù)狀態(tài)的電子電路稱為計(jì)

5、數(shù)器。計(jì)數(shù)器也是數(shù)字系統(tǒng)中用途最廣泛的基本部件之一，幾乎在各種數(shù)字系統(tǒng)中都有計(jì)數(shù)器。它不僅可以計(jì)數(shù)，還可以對(duì)CP脈沖分頻，以及構(gòu)成時(shí)間分配器或時(shí)序發(fā)生器，對(duì)數(shù)字系統(tǒng)進(jìn)行定時(shí)、程序控制操作。此外，還能用它執(zhí)行數(shù)字運(yùn)算，是數(shù)字電路中使用最多的一種時(shí)序邏輯電路。計(jì)數(shù)器不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)，產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。計(jì)數(shù)器的種類很多，從不同的角度出發(fā)，有不同的分類方法：按照計(jì)數(shù)進(jìn)位制的不同，可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和N進(jìn)制計(jì)數(shù)器；按照計(jì)數(shù)器中的觸發(fā)器是否同時(shí)動(dòng)作分類，可把計(jì)數(shù)器分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；按照計(jì)數(shù)器中所表示的數(shù)字的變化規(guī)律是遞增還是遞減

6、來(lái)分，有加法計(jì)數(shù)器、減法計(jì)數(shù)器和可逆計(jì)數(shù)器(遞增計(jì)數(shù)的稱為加法計(jì)數(shù)器，遞減計(jì)數(shù)的稱為減法計(jì)數(shù)器，既可遞增又可遞減的稱為可逆計(jì)數(shù)器)。目前市場(chǎng)上所具有的計(jì)數(shù)器大多是二進(jìn)制或是十進(jìn)制計(jì)數(shù)器，而較少使用十三進(jìn)制的計(jì)數(shù)器，除非是在專用的集成電路中，因此設(shè)計(jì)性能好、速度快的十三進(jìn)制計(jì)數(shù)器是有一定市場(chǎng)前景的。目前主要采用兩種設(shè)計(jì)方法來(lái)進(jìn)行計(jì)數(shù)器的設(shè)計(jì)，第一種為采用傳統(tǒng)的硬件電路設(shè)計(jì)方法來(lái)設(shè)計(jì)硬件，第二種為采用HDL語(yǔ)言來(lái)設(shè)計(jì)系統(tǒng)硬件。電子設(shè)計(jì)自動(dòng)化的普及與CPLD/FPGA器件的廣泛應(yīng)用，使得計(jì)數(shù)器的設(shè)計(jì)變得非常容易。其中可編程計(jì)數(shù)器使用方便，靈活，能滿足工程上的多種應(yīng)用。計(jì)數(shù)器是時(shí)序電路但也有其特點(diǎn)：第

7、一，計(jì)數(shù)器一般將觸發(fā)器的輸出直接構(gòu)成電路的輸出，在分析電路時(shí)往往只有狀態(tài)方程而沒(méi)有輸出方程。第二，計(jì)數(shù)器電路直接將時(shí)鐘信號(hào)作為輸入信號(hào)。除了時(shí)鐘信號(hào)以外，大部分電路沒(méi)有其他輸入。盡管計(jì)數(shù)器有上述特點(diǎn)，對(duì)他們的分析方法還是與其他時(shí)序電路一樣，只是狀態(tài)圖和狀態(tài)表略有不同。本文中先對(duì)同步時(shí)序電路的一般方法進(jìn)行介紹，然后根據(jù)一般方法設(shè)計(jì)帶進(jìn)位輸出端的十三進(jìn)制計(jì)數(shù)器電路，最后用MUX+plus2對(duì)電路進(jìn)行仿真驗(yàn)證并分析其性能。2 同步時(shí)序邏輯電路的設(shè)計(jì)方法2.1 同步時(shí)序邏輯電路的概述與組合邏輯電路不同，時(shí)序電路具有記憶功能，并且當(dāng)時(shí)的輸出和信號(hào)的歷史有關(guān)，所以時(shí)序電路中除了包含組合邏輯電路之外，還包含

8、有記憶單元。記憶單元的輸出邏輯組合被稱為時(shí)序電路的狀態(tài)。狀態(tài)只有在驅(qū)動(dòng)信號(hào)來(lái)到之時(shí)發(fā)生改變。無(wú)論是時(shí)鐘驅(qū)動(dòng)還是事件驅(qū)動(dòng)，在兩次驅(qū)動(dòng)間隔期間，系統(tǒng)的狀態(tài)保持不變。圖 1 時(shí)序電路的基本框架時(shí)序電路又可以細(xì)分為摩爾型和米利型：摩爾模型中，時(shí)序電路在tk時(shí)刻的輸出僅于當(dāng)時(shí)刻的現(xiàn)態(tài)有關(guān)，而與當(dāng)前輸入無(wú)關(guān)。米利模型中，時(shí)序電路在tk時(shí)刻的輸出不僅與現(xiàn)態(tài)有關(guān)，并且與tk時(shí)刻的輸入也有關(guān)。圖2 同步時(shí)序電路的米利模型 圖3 同步時(shí)序電路的摩爾模型本課程設(shè)計(jì)中所要設(shè)計(jì)的計(jì)數(shù)器的工作特點(diǎn)是在時(shí)鐘信號(hào)操作下自動(dòng)地依次從一個(gè)狀態(tài)轉(zhuǎn)為下一個(gè)狀態(tài)，所以它沒(méi)有輸入邏輯變量，只有進(jìn)位輸出信號(hào)。因此是屬于摩爾型的一種簡(jiǎn)單時(shí)序

9、電路。2.2 同步時(shí)序邏輯電路的一般設(shè)計(jì)方法 分析電路的功能要求或者時(shí)序圖，設(shè)計(jì)描述該電路的有限狀態(tài)機(jī) 任何一個(gè)同步時(shí)序電路，在大多數(shù)情況下問(wèn)題是以自然語(yǔ)言描述的，所以電路設(shè)計(jì)的第一步也是最為關(guān)鍵的一步，就是通過(guò)分析自然語(yǔ)言所能表達(dá)的功能要求，列出該問(wèn)題的狀態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖。狀態(tài)狀態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖實(shí)際上可以表達(dá)該時(shí)序電路的所有信息，這樣描述的時(shí)序電路也稱為狀態(tài)機(jī)。時(shí)序電路通常可以用一個(gè)通用模型來(lái)表示，就是有限狀態(tài)機(jī)。所謂有限，是指在該狀態(tài)機(jī)中的狀態(tài)數(shù)是有限的，包含的信息量也是有限的。有限狀態(tài)機(jī)要求可以在有限的狀態(tài)內(nèi)完成一個(gè)時(shí)序電路的所有操作。大部分實(shí)際時(shí)序電路問(wèn)題可以滿足這一限制，

10、通常涉及時(shí)序電路的第一步就是設(shè)計(jì)一個(gè)有限狀態(tài)機(jī)的問(wèn)題。事實(shí)上設(shè)計(jì)有限狀態(tài)機(jī)的過(guò)程還可以進(jìn)一步細(xì)分為以下幾個(gè)步驟：(1)確定采用何種模型（米利模型還是摩爾模型）來(lái)實(shí)現(xiàn)有限狀態(tài)機(jī)；(2)根據(jù)問(wèn)題的描述得到一個(gè)初步的狀態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖；(3)分析得到的狀態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖。對(duì)其中的冗余狀態(tài)進(jìn)行化簡(jiǎn)，得到一個(gè)最初簡(jiǎn)單的狀態(tài)機(jī)。 用實(shí)際的邏輯電路（觸發(fā)器和其他組合邏輯電路）實(shí)現(xiàn)上述有限狀態(tài)機(jī)上一步驟屬于抽象的邏輯設(shè)計(jì)，而這一部分將是具體的實(shí)際設(shè)計(jì)過(guò)程。在這一過(guò)程中，要用具體的觸發(fā)器和組合電路來(lái)完成上一步得到的有限狀態(tài)機(jī)。具體來(lái)說(shuō)這一過(guò)程也可以分成若干步驟：(1)狀態(tài)編碼，也就是給每一個(gè)狀態(tài)賦予

11、一個(gè)適當(dāng)?shù)亩M(jìn)制碼；(2)確定采用何種具體的觸發(fā)器，根據(jù)狀態(tài)編碼和觸發(fā)器類型，從有限狀態(tài)機(jī)的狀(3)態(tài)轉(zhuǎn)換關(guān)系得到電路的狀態(tài)激勵(lì)表；(4)根據(jù)狀態(tài)激勵(lì)表得到觸發(fā)器的激勵(lì)方程，根據(jù)狀態(tài)轉(zhuǎn)換表得到電路的輸出方程，根據(jù)電路的具體要求化簡(jiǎn)這兩組方程，得到它們最合適的表達(dá)式；(5)由上述表達(dá)式得到最終的邏輯電路圖。3 同步N進(jìn)制計(jì)數(shù)器的設(shè)計(jì)我們計(jì)算機(jī)中所用進(jìn)制是二進(jìn)制，數(shù)字電路設(shè)計(jì)中也是很容易用0和1來(lái)表示兩種不同的狀態(tài)，因此在數(shù)字電路設(shè)計(jì)中也是以二進(jìn)制為基礎(chǔ)的。本文要設(shè)計(jì)的帶進(jìn)位輸出端的十三進(jìn)制計(jì)數(shù)器需以同步二進(jìn)制計(jì)數(shù)器為基礎(chǔ)。下面首先對(duì)同步二進(jìn)制加法計(jì)數(shù)器的邏輯電路、驅(qū)動(dòng)方程、狀態(tài)方程、輸出方程等進(jìn)

12、行分析，然后在其基礎(chǔ)上分析十三進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。3.1 同步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)根據(jù)二進(jìn)制加法運(yùn)算規(guī)則可知，在一個(gè)多位二進(jìn)制數(shù)的末位加1時(shí)，若其中第i位（既任何一位）一下各位皆為1時(shí)，則第i位應(yīng)改變狀態(tài)（有0變成1，或者有1變成0）。而最低位的狀態(tài)在每次加1時(shí)都要改變狀態(tài)。同步計(jì)數(shù)器通常由T觸發(fā)器構(gòu)成，其結(jié)構(gòu)形式有兩種。一種是控制輸入端T的狀態(tài)。當(dāng)每次CLK信號(hào)(也就是計(jì)數(shù)脈沖)到達(dá)時(shí)，是該翻轉(zhuǎn)的那些觸發(fā)器輸入控制端，不該翻轉(zhuǎn)的 。另一種形式是控制時(shí)鐘信號(hào)，每次計(jì)數(shù)脈沖到達(dá)時(shí)，只能加到該翻轉(zhuǎn)的那些觸發(fā)器的CLK 輸入端上，而不能加給那些不該翻轉(zhuǎn)的觸發(fā)器。同時(shí)，將所有的觸發(fā)器接成的狀態(tài)。這樣就

13、可以用計(jì)數(shù)器電路的不同狀態(tài)來(lái)記錄輸入的CLK脈沖數(shù)目。由此可知，當(dāng)通過(guò)T端的狀態(tài)控制時(shí)，第i位觸發(fā)器輸入端的邏輯式應(yīng)為 （1） 只有最低位例外，按照計(jì)數(shù)規(guī)則，每次輸入計(jì)數(shù)脈沖時(shí)它都要翻轉(zhuǎn)，故=1。圖4就是按（1）式結(jié)成的四位同步二進(jìn)制加法計(jì)數(shù)器。由圖可見，各觸發(fā)器的驅(qū)動(dòng)方程為 （2）將上式代入T觸發(fā)器的特性方程式得到電路的狀態(tài)方程 （3）電路的輸出方程為 b （4） 根據(jù)狀態(tài)方程和輸出方程求出電路的狀態(tài)轉(zhuǎn)換表，如表1所示。利用第16個(gè)計(jì)數(shù)脈沖到達(dá)時(shí)C端電位的下降可作為向高位計(jì)數(shù)器電路進(jìn)位的輸出信號(hào)。表1 電路的狀態(tài)轉(zhuǎn)換表計(jì)數(shù)脈沖電路狀態(tài)等效十進(jìn)制數(shù)進(jìn)位輸出CQ3Q2Q1Q00000000100

14、01102001020300113040100405010150601106070111708100080910019010101010011101111012110012013110113014111014015111115116000000 圖 4 同步二進(jìn)制計(jì)數(shù)器的時(shí)序圖 圖 5 用T觸發(fā)器構(gòu)成的同步二進(jìn)制加法計(jì)數(shù)器上圖4為所示電路的時(shí)序圖。由時(shí)序圖可以看出，若計(jì)數(shù)輸入脈沖的頻率為，則Q0、Q1、Q2和Q3端輸出脈沖的頻率將依次為、和。針對(duì)計(jì)數(shù)器的這種分頻功能，也將它稱為分頻器。此外，每輸入16個(gè)計(jì)數(shù)脈沖計(jì)數(shù)器工作一個(gè)循環(huán)，并在輸出端C產(chǎn)生一個(gè)進(jìn)位輸出信號(hào)，所以又將這個(gè)電路稱為16進(jìn)制計(jì)

15、數(shù)器。計(jì)數(shù)器中能計(jì)到的最大數(shù)稱為計(jì)數(shù)器的容量，它等于計(jì)數(shù)器所有各位全為1時(shí)數(shù)值。n位二進(jìn)制計(jì)數(shù)器的容量等于-1。在實(shí)際生產(chǎn)的計(jì)數(shù)器芯片中，往往還會(huì)附加一些控制電路，以增加電路的功能和使用的靈活性。例如增加預(yù)置數(shù)、保持和異步置零等附加功能。3. 2 帶進(jìn)位輸出端的十三進(jìn)制計(jì)數(shù)器的設(shè)計(jì)3.2.1 具體電路實(shí)現(xiàn)首先進(jìn)行邏輯抽象，因?yàn)橛?jì)數(shù)器的工作特點(diǎn)是在時(shí)鐘信號(hào)操作下依次從一個(gè)狀態(tài)轉(zhuǎn)為下一個(gè)狀態(tài)，所以它沒(méi)有輸入邏輯變量，只有進(jìn)位輸出信號(hào)。因此計(jì)數(shù)器屬于摩爾型的一種簡(jiǎn)單時(shí)序電路。取進(jìn)位信號(hào)為輸出邏輯變量C，同時(shí)規(guī)定有進(jìn)位輸出時(shí)C=1，無(wú)進(jìn)位輸出時(shí)C=0。十三進(jìn)制計(jì)數(shù)器應(yīng)該有十三個(gè)有效狀態(tài)，若分別用來(lái)表示

16、，則按照題意可以畫出，如圖5所示的電路狀態(tài)轉(zhuǎn)換圖。 圖 6 狀態(tài)轉(zhuǎn)換圖由于，故應(yīng)取觸發(fā)器的位數(shù)n=4。假如對(duì)狀態(tài)分配無(wú)特殊要求，可以取自然二進(jìn)制數(shù)的00001100作為的編碼。于是得到了表2中的狀態(tài)編碼。由于電路的次態(tài)Q3* Q2* Q1* Q0*和進(jìn)位輸出C唯一地取決于電路現(xiàn)態(tài)Q3Q2Q1Q0取值，故可根據(jù)表2畫出表示次態(tài)邏輯函數(shù)和進(jìn)位輸出函數(shù)的卡諾圖，如表3所示。因?yàn)橛?jì)數(shù)器正常工作時(shí)不會(huì)出現(xiàn)1101，1110和1111的三個(gè)狀態(tài)，所以可以將Q3Q2Q1Q0和以及三個(gè)最小項(xiàng)作為約束項(xiàng)處理，在卡諾圖中用X表示。表2 電路的狀態(tài)轉(zhuǎn)換表狀態(tài)變化順序狀態(tài)編碼進(jìn)位輸出C等效十進(jìn)制數(shù)Q3Q2Q1Q0S0

17、000000S1000101S2001002S3001103S4010004S5010105S6011006S7011107S8100008S9100109S101010010S111011011S121100112S0000000 為了清晰可見圖7中的卡諾圖分解為圖8中的所示的五個(gè)卡諾圖，分別表示Q3*， Q2*， Q1* ，Q0*和C這五個(gè)邏輯函數(shù)。從這些卡諾圖得到電路的狀態(tài)方程方程為 Q3*=Q2*= （5）Q1*=Q0*=輸出方程為 C= （6）Q1Q0Q3Q200011110000001/00010/00100/00011/0010101/00110/01000/00111/0110

18、000/1xxxx/xxxxx/xxxxx/x101001/01010/01100/01011/0 圖 7 Q3* Q2* Q1* Q0*/C的卡諾圖Q1Q0Q3Q200011110000000010010110xxx101111Q1Q0Q3Q20001111000001001110111xxxx1000xx (a) Q3*(b) Q2*(d) Q0*(c) Q1*Q1Q0Q3Q200011110001001011001110xxx101001Q1Q0Q3Q200011110000101010101110xxx100101（c）Q1*（d）Q0*(d) Q0*(c) Q1*(d) Q0*(c)

19、 Q1*Q1Q0Q3Q200011110000000010000111xxx100000 (e) C 圖 8 卡諾圖分解如果選用JK觸發(fā)器組成這個(gè)電路，則（5）式的狀態(tài)方程變換成JK觸發(fā)器特性方程的標(biāo)準(zhǔn)形式，即,然后就可以找出驅(qū)動(dòng)方程了。為此，將式（5）改寫成 (7) 在變換的邏輯式時(shí)，刪去了約束項(xiàng)。將（7）式中的各邏輯式與JK觸發(fā)器的特性方程對(duì)照，則各個(gè)觸發(fā)器的驅(qū)動(dòng)方程應(yīng)為 (8) 根據(jù)（6）式和（8）式花的計(jì)數(shù)器的邏輯圖為 圖 9 十三進(jìn)制計(jì)數(shù)器原理圖 3.2.2 電路的自啟動(dòng)檢查我們?cè)谠O(shè)計(jì)電路時(shí),有時(shí)會(huì)遇到電路不能自啟動(dòng)問(wèn)題.當(dāng)電路不能自啟動(dòng)時(shí),一般是不能應(yīng)用于生產(chǎn)實(shí)踐中的,而必須對(duì)電路

20、進(jìn)行修改。在本文中我們從電路的狀態(tài)流程圖中可以知道，電路的有效狀態(tài)是0000至1100，無(wú)效狀態(tài)時(shí)1101，1110和1111，將這三個(gè)無(wú)效狀態(tài)代入（7）式中計(jì)算得到它們的次態(tài)分別為0010，0010和0000，也就是說(shuō)此電路能夠完成自啟動(dòng)。下圖為它完整的的狀態(tài)轉(zhuǎn)換圖 圖 10 完整的狀態(tài)轉(zhuǎn)換圖 4 仿真的實(shí)現(xiàn) 4.1 仿真的原理本文使用了MAX+plus II對(duì)設(shè)計(jì)的電路進(jìn)行設(shè)計(jì)仿真。Max+plus是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在Max+plu

21、s上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。它有如下特點(diǎn): 1、開放的界面 Max+plus支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 2、與結(jié)構(gòu)無(wú)關(guān) Max+plus系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的

22、可編程邏輯設(shè)計(jì)環(huán)境。 3、完全集成化 Max+plus的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。 4、豐富的設(shè)計(jì)庫(kù) Max+plus提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能（Mage-Function）。 5、模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 6、硬件描述語(yǔ)言（HDL） Max+plus軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括VHDL、Verilog HDL和Altera自己的硬件描述語(yǔ)言AHDL。 7、O

23、pencore特征 Max+plus軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)在本文中我們要用到它的CPLD/FPGA設(shè)計(jì)N仿真功能。 4.2 仿真與結(jié)果分析下面將對(duì)帶進(jìn)位輸出端的十三進(jìn)制計(jì)數(shù)器電路進(jìn)行比較全面的仿真。本設(shè)計(jì)為帶進(jìn)位輸出端的十三機(jī)制計(jì)數(shù)器，首先要生成仿真波形文件，在生成仿真波形文件以后，則可以開始進(jìn)行仿真，此時(shí)觀察的便是其時(shí)序波形圖，研究電路隨其時(shí)鐘信號(hào)的到來(lái)而出現(xiàn)相應(yīng)的脈沖；但仿真結(jié)果從波形上來(lái)看，很難給出定量的信號(hào)延遲關(guān)系，所以還要進(jìn)行定時(shí)分析。當(dāng)完全滿足要求后就可以通過(guò)編輯器下載到指定的芯片中去，以生成ASIC芯片。(1) 時(shí)序波形圖 圖 11 時(shí)序波形

24、圖 從時(shí)序波形圖中，我們可以了解到電路為上升沿有效。當(dāng)清零端CLR為低電平時(shí)，電路回到0000的初始狀態(tài)。在CLR為高電平且時(shí)鐘上升沿到來(lái)時(shí)，計(jì)數(shù)器的數(shù)值加1，重復(fù)一直加到11，此時(shí)當(dāng)下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，計(jì)數(shù)器的輸出翻轉(zhuǎn)為1100也就是12，同時(shí)進(jìn)位輸出C變?yōu)?，并維持一個(gè)時(shí)鐘周期，當(dāng)再下一個(gè)時(shí)鐘上升沿來(lái)到時(shí)，計(jì)數(shù)器輸出變成0000，進(jìn)位輸出端也恢復(fù)低電平，電路進(jìn)入到下一個(gè)循環(huán)周期中。如此周而復(fù)始。 由我們對(duì)電路時(shí)序波形圖的分析可以驗(yàn)證之前電路設(shè)計(jì)的正確性，從功能上來(lái)講我們已經(jīng)完成時(shí)帶進(jìn)位輸出端的十三進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。但是作為時(shí)序電路，一個(gè)非常重要的方面延時(shí)，在時(shí)序波形圖中不能得到比較直接

25、的反應(yīng)，因此下面我們將對(duì)本電路進(jìn)行定量的延時(shí)分析。(2) 延時(shí)定性分析圖 12 電路延時(shí) 由上圖可以知道，當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，Q0延時(shí)2.8ns，Q1延時(shí)2.8ns,Q2延時(shí)2.8ns,Q3延時(shí)2.8ns。C的輸出延時(shí)7.4ns。電路越復(fù)雜其延時(shí)就會(huì)越長(zhǎng)，分析也會(huì)越復(fù)雜。過(guò)長(zhǎng)的延時(shí)對(duì)于高速的時(shí)序電路來(lái)說(shuō)是致命的盡管在設(shè)計(jì)時(shí)沒(méi)有既定的規(guī)律但一個(gè)設(shè)計(jì)的大致規(guī)則是：在能實(shí)現(xiàn)的電路預(yù)定功能的前提下，盡量使用少的元件。 (3) 最后生成芯片圖圖 13 最后芯片5 結(jié)論 在本次課程設(shè)計(jì)中，進(jìn)行了帶進(jìn)位輸出端的十三進(jìn)制計(jì)數(shù)器的設(shè)計(jì)然后再使用MUX+plus2軟件進(jìn)行仿真和時(shí)序波形圖的分析驗(yàn)證了設(shè)計(jì)的正確性。

26、通過(guò)對(duì)電路延時(shí)的分析，我們可以對(duì)時(shí)序電路中的延時(shí)有一個(gè)定量的了解，對(duì)于高速數(shù)字電路來(lái)說(shuō)這是一個(gè)限制電路速度的關(guān)鍵問(wèn)題，減少電路的延時(shí)成了一個(gè)非常具有實(shí)際意義的研究。減少電路延時(shí)大體有兩種，一種是通過(guò)改進(jìn)生產(chǎn)設(shè)備，可以生產(chǎn)出具有較少延時(shí)的門器件，但這是以高昂的價(jià)格為代價(jià)的。另一個(gè)減少模塊延時(shí)的方法是靠設(shè)計(jì)者遵循一定得設(shè)計(jì)規(guī)則，通過(guò)化簡(jiǎn)邏輯表達(dá)式以及優(yōu)化布線布圖來(lái)減少延時(shí)，后者正是我們作為數(shù)字電路設(shè)計(jì)者所要重視并在平時(shí)認(rèn)真學(xué)習(xí)積累經(jīng)驗(yàn)的地方。6 心得體會(huì)在本次課程設(shè)計(jì)的過(guò)程中，我們通過(guò)查找資料、文獻(xiàn)，反復(fù)研究了數(shù)字邏輯電路基礎(chǔ)及其相關(guān)知識(shí)，在有了更扎實(shí)的專業(yè)基礎(chǔ)后，通過(guò)一步步分析與討論，在電腦上進(jìn)行模擬仿真，最后得到想要的設(shè)計(jì)，知道了時(shí)序電