FPGA實驗—— 8位數(shù)碼顯示頻率計設計

1、哈爾濱理工大學軟件學院實驗報告課 程 FPGA題 目 8位數(shù)碼顯示頻率計設計(4學時)班 級 集成12-2班專 業(yè) 集成電路設計與集成系統(tǒng) 學 生 學 號 1214020227 2014年 10 月22日實驗三 8位數(shù)碼顯示頻率計設計實驗目的： 設計8位頻率計，學習較復雜的數(shù)字系統(tǒng)的設計方法。實驗原理及內容： 根據(jù)頻率的定義和頻率測量的基本原理。 測定信號的頻率必須有一個脈寬為1秒的輸入信號脈沖計數(shù)允許的信號；1秒計數(shù)結束后，計數(shù)值被鎖入鎖存器，計數(shù)器清零，為下一測頻計數(shù)周期作好準備。實驗步驟： 1.設計生成1秒時鐘信號- CLK 2.設計測頻控制信號發(fā)生器- FTCTRL; 3.設計1秒計數(shù)

2、值鎖存器 - REG32B; 4.設計32位二進制計數(shù)器- COUNTER32B 5.設計十六進制7段譯碼器- Decoder 6.設計生成1KHz或10KHz待測信號- Fin 7.完成頻率計設計、仿真和硬件實現(xiàn)。 實驗程序：module frequence ( input clk, / 50MHZ基準頻率 input CLK_X, / 待測信號 input rst , output reg 31:0freq_out /頻率輸出 ); reg 31:0 cnt1,num; /cnt1，分頻作用，產生脈寬一秒基準時鐘/ num,用來計算1s內待測信號所發(fā)出的脈沖數(shù)用來計數(shù) reg sec; /

3、sec用來產生周期為2s,脈寬1s基準時鐘 reg state; / 和sec 共同為使能信號 /* 產生占空比為50%，周期為2s的單位脈沖sec */always (posedge clk) begin if(cnt1=50_000_000) / 50000000分頻,產生脈寬1s脈寬基準時鐘（要基準時鐘為50M) begin cnt1<=0; sec<=sec; end else cnt1<=cnt1+1;end/* 統(tǒng)計待測信號在單位時間1s內產生的脈沖數(shù) */always (posedge CLK_X ) begin if (!rst) begin freq_out

4、<=0; num<=0; state<=1; end else begin if(sec) / sec為高電平期間(1s)，統(tǒng)計待測信號產生的脈沖數(shù) begin num<=num+1; state<=0; end else / sec為低電平期間(1s)，讀取待測信號產生的脈沖數(shù) begin case(state) 0: begin freq_out<=num; state<=1; end / 讀取脈沖數(shù)（由于freq為reg型，在下一次sec低電平到來之前，會一直保持當前值不變） 1: num<=0; / 將num清零，為下一個sec高電平期間

5、脈沖數(shù)的統(tǒng)計做準備 / endcase end /如果待測時鐘頻，比1秒脈寬的基準時鐘還小，才會出現(xiàn)一只增數(shù)字的情況，即num未來的及清零 endendendmodulemodule newclk(clk,reset,clk_out);input clk,reset;output clk_out;reg clk_out;reg100:0 count; parameter N = 5000; /分頻產生1K HZ脈的時鐘always (posedge clk) if(!reset) begin count <= 1'b0; clk_out <= 1'b0; end e

6、lse if ( count < N/2-1) begin count <= count + 1'b1; end else begin count <= 1'b0; clk_out <= clk_out; end endmodulemodule shili(output reg6:0h1, input 3:0c, input clk ); always(c) begincase(c3:0) 4'b0000:h1<='b1000000;4'b0001:h1<='b1111001;4'b0010:h1<

7、;='b0100100;4'b0011:h1<='b0110000;4'b0100:h1<='b0011001;4'b0101:h1<='b0010010;4'b0110:h1<='b0000010;4'b0111:h1<='b1111000;4'b1000:h1<='b0000000;4'b1001:h1<='b0010000;4'b1010:h1<='b0001000;4'b1011:h1<=&

8、#39;b0000011;4'b1100:h1<='b1000110;4'b1101:h1<='b0100001;4'b1110:h1<='b0000110;4'b1111:h1<='b0001110;default : h1<='b1000000;endcase end endmodulemodule top_sevev ( output 63:0H, / H必須為wire行變量 input 31:0freq, input clk ); shili seven_0( H7:0,freq3:0,clk); / 八個七段數(shù)碼管的模塊的實例化 shili seven_1( H15:8,freq7:4,clk); shili seven_2( H23:16,freq11:8,clk); shili seven_3( H31:24,freq15:12,clk); shili seven_4( H39:32,freq19:16,clk); shili seven_5( H47:40,fr