串行信號檢測器

1、 串行數(shù)據(jù)檢測器 一、實(shí)驗(yàn)?zāi)康?.掌握利用有限狀態(tài)機(jī)實(shí)現(xiàn)一般時(shí)序邏輯分析的方法； 2.掌握用verilog編寫可綜合的有限狀態(tài)機(jī)的標(biāo)準(zhǔn)模板； 3.掌握用verilog編寫狀態(tài)機(jī)模塊的測試文件的一般方法。二、實(shí)驗(yàn)要求1.設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測器。要求：連續(xù)4個(gè)或4個(gè)以上為1時(shí)輸出為1，其他輸入情況為0 。編寫測試模塊對設(shè)計(jì)的模塊進(jìn)行各層次的仿真，并觀察波形，編寫實(shí)驗(yàn)報(bào)告。 2.實(shí)驗(yàn)設(shè)備（環(huán)境）及要求  實(shí)驗(yàn)設(shè)備：PC機(jī)一臺(tái)  環(huán)境要求：安裝Modelsim仿真軟件以及Synplify Pro綜合工具  三、實(shí)

2、驗(yàn)內(nèi)容與步驟 1.分析序列檢測器示意圖2.序列檢測器源代碼serial_detected.v如下/* * file  serial_detected.v * Synopsis   這是一個(gè)利用有限狀態(tài)機(jī)實(shí)現(xiàn)的串行數(shù)據(jù)檢測器， *   連續(xù)4個(gè)或4個(gè)以上為1時(shí)輸出為1，其他輸入情況為0 。*/module serial_detected(din,clk,reset,out);  input din; 

3、; /串行數(shù)據(jù)輸入  input clk;  /時(shí)鐘輸入 input reset;  /異步復(fù)位信號輸入  output out;  /結(jié)果輸出 reg out; reg 3:0 state,nextstate；/狀態(tài)編碼  parameter   Idle = 3'b000,   Firs

4、t_bit = 3'b001,   Second_bit = 3'b010,   Third_bit = 3'b011,   Fourth_bit = 3'b100; /更新當(dāng)前狀態(tài)always (posedge clk or negedge reset)begin    if(!reset) &

5、#160;   state <= Idle;    else     state <= nextstate; end /-產(chǎn)生下一狀態(tài)組合邏always (state or din)  begin  case(state)     Idle:      if(din) 

6、0;     nextstate = First_bit;      else      nextstate = Idle;     First_bit:      if(din)       nextstate = Second_bit; 

7、;     else      nextstate = Idle; Second_bit:      if(din)       nextstate = Third_bit;      else       nextstate =

8、 Idle;  Third_bit:      if(din)       nextstate = Fourth_bit;      else    nextstate = Idle; Fourth_bit:      if(din)    

9、;   nextstate = Fourth_bit;      else      nextstate = Idle;   default:     nextstate = 3'bxxx;   endcase  end always (state or

10、0;reset or din)   begin    if(!reset)     out <= 0;    else     if(state = Fourth_bit)      out <= 1;     else   

11、out <= 0; end endmodule3. 編寫測試模塊test_serial_detected.v如下:/* * File  test_serial_detected.v * Synopsis 這是串口序列檢測器的測試文件  timescale 1ns/1ns module test_serial_detected; reg din;reg clk,reset;  wire

12、0;out;  /-初始化信號和變量-initial  begin   din = 0;   reset = 1;  /給復(fù)位信號變量賦初值  clk = 0;  /給時(shí)鐘變量賦初值 #22 reset = 0; /使復(fù)位信號有效 #133 reset = 1;  /經(jīng)

13、過一個(gè)多周期以后是復(fù)位信號無效 end  /-產(chǎn)生信號和控制always #50 clk = clk;  /產(chǎn)生周期性時(shí)鐘 always (posedge clk) /在每次時(shí)鐘正跳變沿時(shí)刻產(chǎn)生不同的din  begin   #50 din <= $random%2; /din的值是隨機(jī)產(chǎn)生的   #(3*50+12); /din的

14、值維持一段時(shí)間  end  initial  /暫停仿真以便觀察仿真波形 begin   #100000 $stop; end  /-調(diào)用被測試模塊-serial_detected tsd(.clk(clk),.reset(reset),.out(out),.din(din); endmodule 4. 利用Modelsim編譯糾錯(cuò)和仿真5. 利用Synplify Pro進(jìn)行綜合 6.利用Quartus2進(jìn)

15、行布局布線 四、實(shí)驗(yàn)結(jié)果與數(shù)據(jù)處理 1.Modelsim仿真波形如下，自上向下信號依次為reset、clk、din、out。2.選擇Altera STRATIX器件庫綜合產(chǎn)生的RTL級電路如下：3.使用Modelsim進(jìn)行后仿真波形如下：五分析與討論 用有限狀態(tài)機(jī)編寫的該序列檢測器成功的通過了綜合和布局布線，分析前仿真和后仿真波形發(fā)現(xiàn)，該電路功能完全正確，實(shí)現(xiàn)了預(yù)定任務(wù)。六心得體會(huì) 通過本次課程設(shè)計(jì)，我認(rèn)為，在這學(xué)期的課設(shè)中，在收獲知識(shí)的同時(shí)，還收獲了閱歷，收獲了成熟，在此過程中，我通過查找大量資料，請教老師和同學(xué)，以及不懈的努力，不僅培養(yǎng)了獨(dú)立思考、動(dòng)手操作的能力，在各種其它能力上也都有了提高。更重要的是，在課設(shè)過程中，我們學(xué)會(huì)了很多學(xué)習(xí)的方法。而這是日后最實(shí)用的，真的是受益匪淺。要面對社會(huì)的挑戰(zhàn)，只有不斷的學(xué)習(xí)、實(shí)踐，再學(xué)習(xí)、再實(shí)踐。 我們采用Verilog語言作為執(zhí)行核心，通過了種從無到有，從不會(huì)到自由運(yùn)用的過程。在某種意義上說，這是一種鍛煉，一種知識(shí)的積累，能力的提高。完全可以把這個(gè)當(dāng)作基礎(chǔ)東西，只有掌握了這些最基礎(chǔ)的，才可以更進(jìn)一步，取得更好的成績。很少有人會(huì)一步登天吧。永不言棄才是最重要的。    而且，這對于我們的將來也有很大