RS連續(xù)編碼器的FPGA設(shè)計與實現(xiàn)

1、RS 連續(xù)編碼器的FPGA 設(shè)計與實現(xiàn)游永恒1,董立新1,尹安治2(1.空軍駐山西地區(qū)軍代表室,山西省太原市030024;2.總裝駐207所軍代表室,山西省太原市030024摘要:介紹了V irtex 2系列FPG A (現(xiàn)場可編程門陣列的時鐘管理模塊DC M (數(shù)字時鐘管理器的結(jié)構(gòu)和功能,詳細分析了RS (Reed 2Sol omon 碼編碼器的工作過程,提出了一種連續(xù)RS 編碼器設(shè)計方案,給出了硬件電路和控制時序圖。關(guān)鍵詞:RS 連續(xù)編碼器;FPG A;DC M 中圖分類號:T N911.21收稿日期:2005204227;修回日期:2005211203。0引言RS (Reed 2Sol

2、omon 碼可以用來進行FEC (正向糾錯,它對隨機性和突發(fā)性錯誤有極強的糾錯能力,被廣泛應(yīng)用在DVB (數(shù)字視頻廣播、光載波(如OC 2192和其他數(shù)字通信領(lǐng)域。連續(xù)編碼不需要在信息流中插入無用信息,可以方便地嵌入到已有系統(tǒng)中,提高信息傳輸可靠性。本文提出了一種利用Xilinx 公司的V irtex 2系列FPG A (現(xiàn)場可編程門陣列實現(xiàn)RS 連續(xù)編碼器的設(shè)計方案,并對編碼器關(guān)鍵部分進行了詳細的分析。1V i rtex 2的DCM 模塊簡介Xilinx 公司的V irtex 2系列FPG A 器件提供了性能更高的DC M (數(shù)字時鐘管理器,在時鐘管理與控制方面,DC M 與其他Xilinx

3、 系列器件所采用的數(shù)字DLL (延遲鎖相環(huán)相比,功能更強大,使用更靈活。采用DC M 設(shè)計的主要優(yōu)點在于:實現(xiàn)零時鐘偏移(ske w ,消除時鐘分配延遲,并實現(xiàn)時鐘死循環(huán)控制;時鐘可以映射到PCB (印制電路板上用于同步外部芯片,這樣就減少了對外部芯片的要求,將芯片內(nèi)外的時鐘控制一體化,以便于系統(tǒng)設(shè)計。DC M 模塊的關(guān)鍵參數(shù)有輸入時鐘頻率范圍,輸出時鐘頻率范圍、輸入/輸出時鐘允許抖動范圍等。V irtex 2器件的DC M 共由4部分組成。其中最底層仍采用成熟的DLL 模塊;其次分別為DFS (數(shù)字頻率合成器、DPS (數(shù)位移相器和DSS (數(shù)字頻譜擴展器,如圖1所示。DC M 的輸入頻率范

4、圍為24MHz 420MHz 。DFS 共有CLKFX 和CLKFX180兩個輸出時鐘信號,輸出CLKFX 與輸入CLKI N 頻率有如下關(guān)系:f CLKFX =M Df CLKI N 式中:M ,D 為整數(shù)。圖1DC M 模塊結(jié)構(gòu)在本文所討論的設(shè)計中,取M =15,D =9,如果輸入頻率為100MHz,則輸出頻率為166.667MHz 。當(dāng)LOCKED 信號輸出為高時,表示DC M 已鎖定輸入,CLKFX 輸出頻率鎖定為輸入頻率的15/9倍。輸入輸出波形如圖2所示。圖2D FS 時序這里只簡單介紹DFS,關(guān)于DC M 更詳細的介紹請參閱V iertex 2資料手冊。2RS 編碼器的實現(xiàn)原理R

5、S 碼是一種特殊的循環(huán)碼,循環(huán)碼編碼器一般為n -k 級編碼器,可用生成多項式g (x 乘法或除法電路實現(xiàn)。若采用g (x 乘法電路,編碼后得到的是非系統(tǒng)碼;采用g (x 除法電路可以獲得系統(tǒng)碼。非系統(tǒng)碼譯碼電路復(fù)雜,一般采用g (x 除法電路產(chǎn)生系統(tǒng)碼。81第32卷第4期2006年4月電子工程師E LECTRON I C E NGI N EER Vol.32No .4Ap r .2006設(shè)計采用RS (15,9碼,該碼能糾正的最大錯誤個數(shù)t =3,碼元取自GF (24,本原多項式為:p (x =x 4+x +1本原元為,碼的生成多項式為:g (x =6i =1(x -i=x 6+10x 5+

6、14x 4+4x 3+6x 2+9x +6=x 6+g 5x 5+g 4x 4+g 3x 3+g 2x 2+g 1x +g 0系統(tǒng)RS (15,9編碼器結(jié)構(gòu)圖如圖3所示 。圖3RS(15,9編碼器結(jié)構(gòu)編碼器工作過程如下:a 寄存器D0,D1,D2,D3,D4,D5的初始狀態(tài)全部清零,門開,開關(guān)打到2,然后進行移位。送入信息序列的系數(shù),高次位系數(shù)先進入電路,它一方面經(jīng)過開關(guān)輸出,一方面自動乘以x n -k =x 6,然后進入g (x 除法電路。b 9次移位元元后,信息元全部進入電路,完成除法作用,此時寄存器中保留了余式的系數(shù),即校驗元。c 門關(guān)、開關(guān)打到1,再經(jīng)過6次移位后,寄存器中校驗元全部輸

7、出,與原先的9位信息元組成了一個碼長為15的碼字。d 門開,開關(guān)打到2,送入第2信息組,重復(fù)上述過程。編碼時序如圖4所示 。圖4編碼時序3連續(xù)編碼器的實現(xiàn)原理從上述編碼器工作過程可以看出,在步驟c,第2組信息元需要等待6個信息元周期才可以進入編碼器。在本節(jié)討論的連續(xù)編碼方案中,信息組可以連續(xù)地進入編碼器,經(jīng)過一個固定延遲后碼字從輸出端輸出,時序如圖5所示。實現(xiàn)連續(xù)編碼需要解決兩個關(guān)鍵問題:首先,編碼器輸入端輸入9個信息元,輸出端輸出9個信息元和6個校驗元,輸入輸出端碼率不同;其次,由于信息元連續(xù)進入編碼器,前一組信息元進入編碼電路后,除法電路求得余式保留在寄存器D 中,寄存器的值要作為后一組信

8、息元編碼的初始狀態(tài),而要得到正確的校驗元,初始狀態(tài)必須為0 。圖5連續(xù)編碼時序本文提出的連續(xù)編碼器結(jié)構(gòu)見圖6,它很好地解決了上述兩個問題 。圖6連續(xù)編碼器結(jié)構(gòu)圖6中時鐘CLK 與CLKFX 滿足下列關(guān)系:f CLKFX =159f CLKMC 、ML 、RD 、HL 和Latch 為控制信號。圖6按照同步組件所在時鐘域分為兩部分,分別同步于時鐘CLK 和CLKFX;從功能分可分為編碼、組碼、串行輸出3部分。編碼部分將圖2中的寄存器D 結(jié)構(gòu)改為MD單元,其結(jié)構(gòu)如圖7所示 。圖7MD 單元結(jié)構(gòu)本設(shè)計通過MD 單元和V irtex 2DC M 模塊解決了上面提到的兩個問題,編碼器工作過程如下:a 假

9、定初始時MC 為高,寄存器D2清零,寄存器D1為工作寄存器;當(dāng)前一組最后一個信息元進入寄存器D (圖5時,MC 變低,D1清零,D2為工作寄存器,91第32卷第4期游永恒,等:RS 連續(xù)編碼器的FPG A 設(shè)計與實現(xiàn)通信技術(shù)下一時鐘沿校驗元鎖存到圖5中鎖存器,第2組信息元進入編碼器時工作寄存器狀態(tài)為0,編碼器正常工作。b 信息元一方面進入編碼器,另一方面進入串/并變換器,當(dāng)校驗元鎖存到鎖存器后,下一個時鐘周期,鎖存器中的校驗元與串/并變換器中的信息元并入到數(shù)據(jù)合并寄存器,組成一個碼字,并置位碼字有效信號RD 。c 同步器檢測異步信號RD 上升沿,置位鎖存(Latch 信號,CLKFX 下一個時

10、鐘上升沿將數(shù)據(jù)合并寄存器內(nèi)碼字并入并/串變換器,在時鐘CLKFX 驅(qū)動下,輸出碼字。 同步器結(jié)構(gòu)如圖8所示。圖8同步器結(jié)構(gòu)、時序 圖9給出編碼器控制信號時序。圖9編碼器控制時序4結(jié)束語本文提出的高速RS 連續(xù)編碼器設(shè)計方案,在FP 2G A 芯片XC2V40上實現(xiàn),最高時鐘頻率可達到100MHz,具有較大的應(yīng)用價值。參考文獻1王新梅,肖國鎮(zhèn).糾錯碼:原理與方法M .西安:西安電子科技大學(xué)出版社,2001.2孫航.Xilinx 可編程邏輯器件的高級應(yīng)用與設(shè)計技巧M .北京:電子工業(yè)出版社,2004.3WAKERLY J F .數(shù)字設(shè)計原理與實踐M .林生,等譯.北京:機械工業(yè)出版社,2003.D

11、esi gn and I mple ment ati on of Conti n uous Reed 2Solo monEncoder on FPGAYO U Y ong 2heng 1,DO NG L i 2x i n 1,Y I N An 2zh i2(1.M ilitary Rep resentative Office of A ir Force in Shanxi,Taiyuan 030024,China;2.M ilitary Rep resentative Offic of General Depart m ent of Equi pment in the 207thResearc

12、h I nstitute,Taiyuan 030024,China Abstract:This paper intr oduces the structure and functi ons of V irtex -II DC M module .The working p r ocess of RS encoder is analyzed .A design concep t of continuous RS encoder is p resented,and the design of contr ol ti m ing and circuits are p r ovided .Keywor

13、ds:RS continuous encoder,FPG A ,DC M(上接第17頁A Desi gn for Reduc i n g Power Consu mpti on of a S mart PhoneJ I ANG Y ou 2ca i(Xia men University,Xia men 361005,China Abstract:Basing on the design of a s mart phone,this paper discusses and analyses its hard ware module and s oft w are design which affect its power consu mp ti on,and effective design methods and manage ment mecha 2nis m f or reducing power consu mp ti on are suggested .For the sa me capacity of supp ly battery,it can