四輸入與非門電路版圖設計(共16頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè) 成成 績績 評評 定定 表表學生姓名班級學號專 業(yè)電子科學與技術課程設計題目四輸入與非門電路和版圖設計評語組長簽字：成績?nèi)掌?2013 年 月 日精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)課程設計任務書課程設計任務書學 院信息科學與工程學院專 業(yè)電子科學與技術學生姓名楊光銳班級學號課程設計題目四輸入與非門電路和版圖設計實踐教學要求與任務實踐教學要求與任務: :1.用 tanner 軟件中的 S-Edit 編輯四輸入與非門電路原理圖。2.用 tanner 軟件中的 TSpice 對四輸入與非門電路進行仿真并觀察波形。3.用 tanner 軟件中的 L-

2、Edit 繪制四輸入與非門版圖，并進行 DRC 驗證。4.用 tanner 軟件中的 TSpice 對版圖電路進行仿真并觀察波形。5.用 tanner 軟件中的 layout-Edit 對電路網(wǎng)表進行 LVS 檢驗觀察原理圖與版圖的匹配程度。工作計劃與進度安排工作計劃與進度安排: :第一周周一：教師布置課設任務，學生收集資料，做方案設計。周二：熟悉軟件操作方法。周三四：畫電路圖周五：電路仿真。第二周周一二：畫版圖。周三：版圖仿真。周四：驗證。周五：寫報告書，驗收。指導教師： 2012 年 月 日專業(yè)負責人：2013 年 月 日學院教學副院長：2013 年 月 日精選優(yōu)質(zhì)文檔-傾情為你奉上專心-

3、專注-專業(yè)目 錄122234578910精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)1 緒 論1.1 設計背景tanner 是用來 IC 版圖繪制軟件，許多 EDA 系統(tǒng)軟件的電路模擬部分是應用 Spice 程序來完成的，而 tanner 軟件是一款學習階段應用的版圖繪制軟件，對于初學者是一個上手快，操作簡單的 EDA 軟件。Tanner 集成電路設計軟件是由 Tanner Research 公司開發(fā)的基于 Windows平臺的用于集成電路設計的工具軟件。該軟件功能十分強大，易學易用，包括S-Edit，T-Spice，W-Edit，L-Edit 與 LVS，從電路設計、分析模擬到電路布局一應俱全

4、。其中的 L-Edit 版圖編輯器在國內(nèi)應用廣泛，具有很高知名度。L-Edit Pro 是 Tanner EDA 軟件公司所出品的一個 IC 設計和驗證的高性能模塊，具有高效率，交互式等特點，強大而且完善的功能包括從 IC 設計到輸出，以及最后的加工服務，完全可以媲美百萬美元級的 IC 設計軟件。L-Edit Pro包含 IC 設計(Layout Editor)、自動布線系統(tǒng)(Standard Cell Place & Route)、線上設計規(guī)則檢查器（DRC） 、組件特性提取器（Device Extractor） 、設計布局與電路 netlist 的(LVS)、CMOS Librar

5、y、Marco Library，這些模塊組成了一個完整的 IC 設計與驗證解決方案。L-Edit Pro 豐富完善的功能為每個 IC 設計者和生產(chǎn)商提供了快速、易用、精確的設計系統(tǒng)。1.2 設計目標1.用 tanner 軟件中的原理圖編輯器 S-Edit 編輯四輸入與非門電路原理圖。2.用 tanner 軟件中的 W-Edit 對四輸入與非門電路進行仿真，并觀察波形。3.用 tanner 軟件中的 L-Edit 繪制四輸入與非門版圖，并進行 DRC 驗證。4.用 W-Edit 對四輸入與非門的版圖電路進行仿真并觀察波形。5.用 tanner 軟件中的 layout-Edit 對四輸入與非門進行

6、 LVS 檢驗觀察原理圖與版圖的匹配程度。精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)2 四輸入與非門電路2.1 電路原理圖 用 CMOS 實現(xiàn)四輸入與非門電路，PMOS 和 NMOS 管進行全互補連接方式，柵極相連作為輸入，電路上面是四個 PMOS 并聯(lián)，PMOS 的漏極與下面 NMOS 的漏極相連作為輸出，POMS 管的源極和襯底相連接高電平，NMOS 管的源極與襯底相連接低電平；原理圖如圖 2.1 所示。圖 2.1 四輸入與非門電路原理圖2.2 與非門電路仿真觀察波形給四輸入與非門的輸入加激勵，高電平為 Vdd=5V，低電平為 Gnd，并添加輸入輸出延遲時間，進行仿真，并輸出波形；波形圖如

7、下圖 2.2 所示。精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)圖 2.2 四輸入與非門電路輸入輸出波形圖 由波形可以看出，當輸入 A,B,C,D 都為高電平時，輸出低電平；其它情況，也就是只要有一個零輸出就為高電平。2.3 與非門電路的版圖繪制用 L-Edit 版圖繪制軟件對電路進行四輸入與非門電路版圖繪制，同時進行DRC 驗證，查看輸出結果，檢查有無錯誤；版圖和輸出結果如下圖 2.3 所示。精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)圖 2.3 四輸入與非門電路版圖2.4 四輸入與非門版圖仿真觀察波形同四輸入與非門電路原理圖仿真相同，添加激勵、電源和地，同時觀察輸入輸出波形；波形如下圖 2.4

8、 所示。精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)圖 2.4 四輸入與非門電路版圖輸入輸出波形圖 由波形可以看出，輸入 A,B,C,D 都為高電平時，輸出低電平；其它情況，也就是只要有一個零輸出就為高電平。四輸入與非門電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關系，電路的設計正確無誤。2.5 LVS 檢查匹配用 layout-Edit 對反相器進行 LVS 檢查驗證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結果檢查反相器電路原理圖與版圖的匹配程度；輸出結果如下圖 2.5 所示。精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)圖 2.5 四輸入與非門電路 LVS

9、檢查匹配圖精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)總 結 通過本次模擬電路版圖課程設計，我受益匪淺。不僅鞏固我們已學的版圖工藝的理論知識，提高我們電子電路的設計水品，而且加強我們綜合分析問題和解決問題的能力，進一步培養(yǎng)我們的實驗技能和動手能力，啟發(fā)我們創(chuàng)新意識及創(chuàng)新思維。在設計過程中我們將理論聯(lián)系實際，在不斷的改進設計中提高自己，完善自己的技能，達到了理論與實際的真正結合. 在版圖設計的后期，模擬出波形時，還是遇到了一些困難，可能是因為移動文件改變了路徑而出不了波形，但是在老師悉心的指導及同學的熱情幫助下，我最終找出了問題的根源并順利完成設計.精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)參考文

10、獻1 鐘文耀,鄭美珠.CMOS 電路模擬與設計基于 tanner.全華科技圖書股份有限公司印行,2006.2 劉剛等著.微電子器件與 IC 設計基礎.第二版.科學出版社,2009.3Alan Hastings.The Art of Analog Layout.Second Edition.電子工業(yè)出版社.2013精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)附錄一：電路原理圖網(wǎng)表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 5, 2013 at 08:54:09* Waveform probing

11、be.options probefilename=D:studytannerS-EdittutorialQguang.dat+ probesdbfile=D:studytannerS-EdittutorialQguang.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y D N16 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N16 C N19 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N19 B N22 Gnd NM

12、OS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N22 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 Y C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 Y D Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 Y B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y A Vdd Vdd PMOS L=2

13、u W=22u AD=66p PD=24u AS=66p PS=24u.include D:studytannerTSpice70modelsml2_125.md.tran/op 2n 500n method=bdf.print tran v(Y) v(A) v(B) v(C) v(D)Vsoue Vdd Gnd 5VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 100n)VsssB B Gnd PULSE (0 5 2n 2n 2n 60n 120n)VsssC C Gnd PULSE (0 5 2n 2n 2n 80n 150n)VsssD D Gnd PULSE

14、(0 5 2n 2n 2n 110n 160n)* End of main circuit: Module0精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)附錄二：版圖網(wǎng)表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:studytannerS-EdittutorialQguang.tdb* Cell: Cell0Version 1.22* Extract Definition File: D:studytannerLEdit90SamplesSPRex

15、ample1lights.ext* Extract Date and Time: 07/05/2013 - 08:53.include D:studytannerTSpice70modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * 精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注

16、-專業(yè)* M8 1 10 3 1 PMOS L=2u W=7u * M8 DRAIN GATE SOURCE BULK (62 4.5 64 11.5) M7 3 9 1 1 PMOS L=2u W=7u * M7 DRAIN GATE SOURCE BULK (54 4.5 56 11.5) M6 1 8 3 1 PMOS L=2u W=7u * M6 DRAIN GATE SOURCE BULK (46 4.5 48 11.5) M5 3 7 1 1 PMOS L=2u W=7u * M5 DRAIN GATE SOURCE BULK (38 4.5 40 11.5) M4 3 10 6

17、2 NMOS L=2u W=7u * M4 DRAIN GATE SOURCE BULK (62 -23.5 64 -16.5) M3 6 9 5 2 NMOS L=2u W=7u * M3 DRAIN GATE SOURCE BULK (54 -23.5 56 -16.5) M2 5 8 4 2 NMOS L=2u W=7u * M2 DRAIN GATE SOURCE BULK (46 -23.5 48 -16.5) M1 4 7 2 2 NMOS L=2u W=7u * M1 DRAIN GATE SOURCE BULK (38 -23.5 40 -16.5) * Total Nodes: 10* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.include D:studytannerTSpice70modelsml2_125.md.tran/op 2n