數(shù)電實(shí)驗(yàn)報(bào)告_實(shí)驗(yàn)二_利用MSI設(shè)計(jì)組合邏輯電路

1、數(shù)電實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)二利用 MSI 設(shè)計(jì)組合邏輯電路學(xué)號(hào)： 班級(jí)： 院系： 指導(dǎo)老師：2016年目錄實(shí)驗(yàn)?zāi)康模?2實(shí)驗(yàn)器件與儀器： 2實(shí)驗(yàn)原理： 3實(shí)驗(yàn)容： 5.實(shí)驗(yàn)過程： 6實(shí)驗(yàn)總結(jié)：1 0實(shí)驗(yàn)：實(shí)驗(yàn)?zāi)康模?. 熟悉編碼器、譯碼器、數(shù)據(jù)選擇器等組合邏輯功能模塊的功能與使用方法。2. 掌握用 MSI 設(shè)計(jì)的組合邏輯電路的方法。實(shí)驗(yàn)器件與儀器：1. 數(shù)字電路實(shí)驗(yàn)箱、數(shù)字萬用表、示波器。2. 虛擬器件：74LS00， 74LS197， 74LS138， 74LS151實(shí)驗(yàn)原理:中規(guī)模的器件，如譯碼器、數(shù)據(jù)選擇器等，它們本身是為實(shí)現(xiàn)某 種邏輯功能而設(shè)計(jì)的，但由于它們的一些特點(diǎn)，我們也可以用它們來 實(shí)現(xiàn)任

2、意邏輯函數(shù)。1 .用譯碼器實(shí)現(xiàn)組合邏輯電路譯碼器是將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的輸出高、低電平信號(hào)。如3線-8線譯碼器。當(dāng)附加控制門Gs的輸入為高電平(S=1 ) 的時(shí)候，可由邏輯圖寫出70:病耳與50 Yl= S2S1S0 =nil Y2=SS；=iii2 Y3= S2slso=m3 Y4=S=IH4Y5= S2SiSo=m5K= S2s高帚SS2S|S（）=m7從上式可看出。Y0-F7同時(shí)又是S2、S1、S0這三個(gè)變量的全部最小項(xiàng)的譯碼輸出。所以這種譯碼器也叫最小項(xiàng)譯碼器。如果將S2、S1、S0當(dāng)作邏輯函數(shù)的輸入變量，則可利用附加的門電路 將這些最小項(xiàng)適當(dāng)?shù)慕M合起來，便可產(chǎn)生任何形式的三

3、變量組合 邏輯函數(shù)。2 .用邏輯選擇器實(shí)現(xiàn)組合邏輯電路數(shù)據(jù)選擇器的功能是從一組輸入數(shù)據(jù)中選出某一個(gè)信號(hào)輸出?；蚍Q為多路開關(guān)。如雙四選一數(shù)據(jù)選擇器74LS153Y1和Y2為兩個(gè)獨(dú)立的輸出端，4I和豆為附加控制端用于控制 電路工作狀態(tài)和擴(kuò)展功能。A1、A0為地址輸入端。D10、D11、D12、 D13或D20、D21、D22、D23為數(shù)據(jù)輸入端。通過選定不同的地 址代碼即可從4個(gè)數(shù)據(jù)輸入端選出要的一個(gè)，并送到輸出端Y。輸 出邏輯式可寫成Y1 =Ai Ao * Dio+Ai Ao,Dii+Ai Aq-D 12+A! Ao* Di3 §其簡化真值表如表（二）所示。其簡化真值表如下表所示S1A

4、1A0Y11XX0000D10001D11010D12011D13從上述可知，如果將 A1A0作為兩個(gè)輸入變量，同時(shí)令 D10、D11、 D12、 D13 為第三個(gè)輸入變量的適當(dāng)狀態(tài)（包括原變量、反變量、 0 和 1 ） ，就可以在數(shù)據(jù)選擇器的輸出端產(chǎn)生任何形式的三 變量組合邏輯電路。實(shí)驗(yàn)容：1. 數(shù)據(jù)分配器與數(shù)據(jù)選擇器功能正好相反。它是將一路信號(hào)送到地址選擇信號(hào)指定的輸出。如輸入為 D,地址彳言號(hào)為A、B、C,可將 D按地址分配到八路輸出 F0、F1、F2、F3、F4、F5> F& F7。其真 值表如下表所示，試用3線-8線譯碼器74LS138實(shí)現(xiàn)該電路。將 74LS197連接

5、成八進(jìn)制作為電路的輸入信號(hào)源， 將Q1Q2Q3分別與 ABC連接，D接模擬開關(guān)，靜態(tài)檢測(cè)正確后，用示波器觀察并記錄 D = 1 時(shí)，CR A、B、C及 F0-F7的波形。2. LU （Logic Unit,邏輯單元）設(shè)計(jì)，在實(shí)驗(yàn)箱上實(shí)現(xiàn)。用八選一數(shù)據(jù)選擇器151 設(shè)計(jì)一個(gè)函數(shù)發(fā)生器電路，它的功能如下表所示。待靜態(tài)測(cè)試檢查電路工作正常后，進(jìn)行動(dòng)態(tài)測(cè)試。將74LS197連接成十六進(jìn)制作為電路的輸入信號(hào)源，用示波器觀察并記錄CR S1、SR A、B、Y的波形。3. AU （Arithmetic Unit,算術(shù)單元）設(shè)計(jì)，在實(shí)驗(yàn)箱上實(shí)現(xiàn)。設(shè)計(jì)一個(gè)半加半減器，輸入為S、A、B,其中S為功能選擇口。當(dāng) S

6、 = 0時(shí)輸出A+B及進(jìn)位；當(dāng)S=1時(shí)輸出A-B及借位。（ 1） 利用卡諾圖化簡后只用門電路實(shí)現(xiàn)。（2）使用74LS13睢現(xiàn)。（3）使用74LS151實(shí)現(xiàn)，可分兩次連線單獨(dú)記錄和/差結(jié)果、進(jìn)/借位結(jié)果、或使用兩塊74LS151實(shí)現(xiàn)。4. ALU （Arithmetic & Logic Unit,算術(shù)邏輯單元，本容只做仿真） 用 proteus 設(shè)計(jì)一個(gè)六輸入二輸出的ALU。六個(gè)輸入包括了三個(gè)控制端和三個(gè)數(shù)據(jù)輸入端?？刂贫耍篠2、S1、S0決定ALU的8種功能，其中指定6種功能為 與、或、非、異或、全加、全減，剩余功能自由擬定。數(shù)據(jù)輸入端：當(dāng) ALU 進(jìn)行全加（全減）運(yùn)算時(shí)，三個(gè)數(shù)據(jù)輸入

7、端分別為被加數(shù)（被減數(shù)）、加數(shù)（減數(shù)）、進(jìn)位（借位）。當(dāng)ALU進(jìn)行邏輯運(yùn)算（與、或、非、異或）時(shí)，三個(gè)數(shù)據(jù)輸入端中的兩個(gè)作為操作數(shù)的輸入，另外一個(gè)可以忽略。輸出端： 當(dāng) ALU 進(jìn)行全加（全減）運(yùn)算時(shí)，兩個(gè)輸出端分別為和（差） 、進(jìn)位（借位）。當(dāng) ALU 進(jìn)行邏輯運(yùn)算時(shí)，兩個(gè)輸出端為邏輯運(yùn)算的結(jié)果和結(jié)果的取反。一種供參考的ALU功能表：提示：ALU的輸入端接六位計(jì)數(shù)器（000000111111）的輸出。實(shí)驗(yàn)過程與結(jié)果：1 .按實(shí)驗(yàn)容連接電路，先將F0-F7分別接到8個(gè)led,用單步脈沖檢 查電路是否連接正確。LED燈亮滅情況無誤后，74LS197接10KHz 方波輸入信號(hào)，用示波器觀察并記錄下

8、了各組信號(hào)。由于疏忽，報(bào)告里照片中只有 F0-F7的波形，有完整波形的圖像并未記錄下來，但就F0-F7波形可知，本實(shí)驗(yàn)電路達(dá)到了設(shè)計(jì)目標(biāo)2. 74LS197的十六進(jìn)制輸出 Q3、Q2作為S2和S1端的輸入，Q1作為S0端的輸入，對(duì)應(yīng)A信號(hào)。Q0作為B信號(hào)輸入真值表如下：S1S0ABY000000001000100001110100001011011010111110000100111010110110110011 110111110011110最終得出D0-D7輸入端連接如下圖:由于時(shí)間關(guān)系，本實(shí)驗(yàn)沒經(jīng)過單步調(diào)試的過程，直接用 10kHz的方波作為74LS197的輸入信號(hào)，用示波器觀察得波形如

9、下圖:H MN* Ou*OAMOmpn在后來添加的白線的后面，依次顯示對(duì)應(yīng)真值表順序的波形3.本實(shí)驗(yàn)一共完成了兩次，一次使用門電路完成，一次使用74LS138完成。真值表如下:SP1P2C1Cn00000001100101001101100001011111010111001)用門電路實(shí)現(xiàn)得出表達(dá)式C1 = PR+P2P1,用74LS86上的異或門實(shí)現(xiàn)Cn = * *P2*S + P1*P2*'=P2*('1*S + P1* ),用 74LS8解口 74LS0睢現(xiàn)。2）用74LS13睢現(xiàn)由真值表可知，C1對(duì)應(yīng)DI *D2*D5*D6, Cn對(duì)應(yīng)D3 * D5 , 用74LS2減現(xiàn)。實(shí)驗(yàn)總結(jié)：1 .注意記錄