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文檔簡介

1、深圳大學(xué)考試答題紙(以論文、報告等形式考核專用)二 一五 二 一六 學(xué)年度第 2 學(xué)期課程編號1600720001課程名稱集成電路CAD主講教師評分學(xué) 號姓名專業(yè)年級大三微電子科學(xué)與工程01教師評語：題目：八位全加器電路及版圖設(shè)計一 實驗?zāi)康睦肅adence軟件繪制一位全加器原理圖、版圖棍棒圖、版圖，并繪制symbol圖，繪制出八位全加器原理圖、版圖和symbol圖，版圖需要滿足N管統(tǒng)一尺寸W=240nm，P管統(tǒng)一尺寸W=720nm，并通過0.18um工藝的DRC，LVS驗證。二. 設(shè)計思路：一個8位全加器可以由8個1位全加器構(gòu)成，加法器間的進(jìn)位可以串行方式實現(xiàn)。即將低位加法器的進(jìn)位輸出co

2、ut與其相鄰的高位加法器的最低進(jìn)位輸入信號cin相接。所以需要先做出一個一位全加器。 三電路設(shè)計與驗證一位全加器由兩個異或門與三個而輸入與非門構(gòu)成。1. 二輸入與非門電路設(shè)計真值表以及邏輯表達(dá)式如下：雙端口A.B輸入，經(jīng)過與非計算輸出到Y(jié)。電路圖如下:電路版圖以及測試結(jié)果:2. 異或門電路設(shè)計邏輯表達(dá)式以及真值表:由A,B兩個輸入口輸入，經(jīng)過異或運(yùn)算后輸出Y。電路圖電路波形仿真結(jié)論:與真值表比照結(jié)果無誤，電路設(shè)計正確。異或門版圖3.一位全加器電路設(shè)計邏輯表達(dá)式與真值表電路圖波形仿真結(jié)論:與波形表對照無誤，電路正確。電路版圖3. 八位全加器部分電路設(shè)計最大延遲：波形仿真:版圖設(shè)計:尺寸為31.96x53.51=1610.18電路DRC測試電路LVS測試結(jié)果四實驗總結(jié)這次實踐，使我熟悉了cadence軟件icfb的使用和集成電路前端設(shè)計的整體流程。第一次畫八位全加器，調(diào)用了之前的nand2模塊再自己去圖書館查找資料畫出了異或門，結(jié)合起來畫出了一位全加器最后串聯(lián)形成八位全加器。由于沒有經(jīng)驗，管子排列相當(dāng)凌亂，面積比較大，布線雜亂無章，錯誤也頻出。逐一排除諸多錯誤后，再慢慢優(yōu)化版圖尺寸，得到了如上面所見的最終結(jié)果，功能仿真也比較好。完成這次設(shè)計，花費(fèi)的時間挺多的，經(jīng)常在實驗室一畫就是一天，遇到了很多問題，也請教了老師和好多同學(xué)。由于第一次做這樣門級的電路還是有很多不完

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