FPGA的LVDS介紹和xilinx原語的使用方法中文說明

1、FPGA的LVDS介紹和xilinx原語的使用方法中文說明低壓差分傳送技術是基于低壓差分信號 (Low Volt-agc Differential signalin g)的傳送技術，從一個電路板系統(tǒng)內的高速信號傳送到不同電路系統(tǒng)之間的快速 數據傳送都可以應用低壓差分傳送技術來實現，其應用正變得越來越重要。低壓差分信號相對于單端的傳送具有較高的噪聲抑制功能，具較低的電壓擺幅允許差分對線具有較高的數據傳輸速率，消耗較小的功率以及產生更低的電磁輻射。LVDS : Low Voltage Differential Signaling ,低電壓差分信號。LVDS傳輸支持速率一般在155Mbps (大約為

2、77MHZ)以上。LVDS是一種低擺幅的差分信號技術，它使得信號能在差分PCB線對或平 衡電纜上以幾百Mbps的速率傳輸，其低壓幅和低電流驅動輸出實現了低噪聲和 低功耗。差分信號抗噪特性從差分信號傳輸線路上可以看出，若是理想狀況，線路沒有干擾時， 在發(fā)送側，可以形象理解為：IN= IN+ IN-在接收側，可以理解為：IN+ IN- =OUT所以：OUT = IN在實際線路傳輸中，線路存在干擾，并且同時出現在差分線對上， 在發(fā)送側，仍然是：IN = IN+ IN-線路傳輸干擾同時存在于差分對上，假設干擾為q,則接收則：(IN+ + q) (IN- + q) = IN+ IN- = OUT所以：O

3、UT = IN噪聲被抑止掉。上述可以形象理解差分方式抑止噪聲的能力Mf-f各種LU0S技術的工業(yè)赭準工業(yè)標準高數據率輸出振幅(VM)功耗LVDSTIWEIA-6443.125 Gbps± 350 mV衽LVPECLN/A10+ Gbps± 800 mV中等-高cmlMA10+ G匕± 900 mV中等MLVDSTIA/EIA-899250 Mbps± 550 mV衽B-LVDSWASOD Miips± 550 mV低From:美國國家半導體的LVDS用戶手冊P9FPGA中的差分管腳為了適用于高速通訊的場合，現在的FPGA都提供了數目眾多的LVD

4、S接 口。如Spartan-3E系列FPGA提供了下列差分標準：? LVDS? Bus LVDS? mini-LVDS? RSDS? Differential HSTL (1.8V, Types I and III)? Differential SSTL (2.5V and 1.8V, Type I)? 2.5V LVPECL inputs所擁有白差分I/O管腳數目如下Table 2: Available User I/O* and(Dilf) I/O Pnirsevl&eVOIOO VCH31OOCPI 12 CPG132TQ13 TOG1+4PQ25 PQGioeFTSM FTGi

5、WFCFUGS 粉FGM。 FGC400FG4S4 FGMe4UgaroirrUserDiffUserDingrDITIUderinUgeroirrU&ercmUfiercmXC3STDDE&6 由30(21S335 ioe 您身4 口 w-XC3S25flE*9241IOS40陰158 f笆區(qū)5(S)172 沏西(S)-XG湖ME田3。僧41向-156 陶65 1輛 仰，77佝222(56)523-XC3S1 翻0 E19077煙250(5699(12)304(72)124幽XC3S1 &QOE250(56)% 仃可304124囤網156(21)From:Sparta

6、n-3E FPGA Family:Complete Data Sheet p5I/O管腳的命名方式:Bank 0J2XIUNXSpartan-3EFPGABank 2Pair Number. Positive Parily. n-J True DoverIO_L39PtTFigure 30: Differential Pair LabelingBank NumberNegative Polarity.Inverted DriverDS912.W_1111C6From:Spartan-3E FPGA Family:Complete Data Sheet p164Spartan-3E .Diffe

7、rential Input SlTtdlN 正 DeferentialOutputSpartan-3E Differential Input with On-Chip Differential Termhiator >> !Spartan-3E Differential OutputFigure 11: Differential Inputs and OutputsFrom:Spartan-3E FPGA Family:Complete Data Sheet p18Spartan-3E系列FPGA器件差分I/O接口輸入工作的特性參數：InternalLogic、Differenti

8、a) 3 I/O Pair Pins*NN%NP50%VIDGND leVGlV1CMv,V|cm = common mode voltage =INP十 %NNTVfD = Ditterentlal input voltage = | V|NP - V|NNFigure 70: Differential Input VoltagesD5W5-3JJ1_O123C4防JMa S1： Reenmmencied Operating Conditions for User l/O$ Using OlfleFEnlial Signal StandardsIOSTANDARDAttributaVg口 g

9、rvl&VtCMMin (V)廂m （叫Max (V)Mln(mV)NomMax fmMJMln (V)Norm (V)Max VLVDS_252.3752.5G2.6251003508000.301 252MBLWDSJ523752.50£6251003506000.301.252_2flMINI_LVDS_252.3752.502.6252006000.30-2.2LVPECL_25>Irv puls.Only100001000051.2泡RSD& 2523752.502.625100200-0.31.201.4DIFF_HSTLJ_18L71.81.910

10、0-0.8-1.1DIFF_HS1L_IH_181.7i.a1,910G-0.8-1,1DIFF_SSTLlfll1.7i.a1.9100=-0.71.1DIFF SSTL2 I2.32.52.7100-1.0-1.6From:Spartan-3E FPGA Family:Complete Data Sheet p126Spartan-3E系列FPGA器件差分I/O接口輸出工作的特性參數InternalLogicDifferentialI/O Pair PinsVODV8Mv VOUTNVqutpGND levelVQCM = Output common mode voltage =V0c =

11、 Output differential voltage = |V0UTP - V0UTNV0H = output voltage indicating a High togic levelVql = Output voltage Indicating a Low logic levet osats.a m 的強Figure 71: Differential Output Voltageslabfe- 82: DC Characteristics of User PCs Using Differential Signal SkiridardsIOSTANDARD AtlrlbLile%Msvo

12、cwV0H%Mln(mV)Typ (EM|MaixEHim (mV)Max (mV)Mln (VTyp (v>Max (V)Mln (mV)Max (mVMln (V)Max (V)LVD5.2525035。450一1 J£5一1,375一一-BLVDS_252SD3504&01.20MINI IVDS 25300&00501.01.450RSDS_251D0一4001.114DIFF HSTL 1 19一-=一一A4丫8口= M0.4DIFF_HSTL_IIL10一一VCCO-0'40.4DIFF_SSTL18_F一一%* 口4花Vyr-0.47 &a

13、mp;DIFF_SSTL2_IVtt + 0,61Vtt-0.61From:Spartan-3E FPGA Family:Complete Data Sheet p127Xilinx公司差分原語的使用(原語，其英文名字為Primitive ,是Xilinx針對其器件特征開發(fā)的一系列常 用模塊的名字，用戶可以將其看成 Xilinx公司為用戶提供的庫函數，類似于 C+ +中的“cou等關鍵字，是芯片中白基本元件，代表 FPGA中實際擁有的硬件邏 輯單元，如LUT, D觸發(fā)器，RAM等，相當于軟件中的機器語言。在實現過程 中的翻譯步驟時，要將所有的設計單元都轉譯為目標器件中的基本元件，否則就是不可實

14、現的。原語在設計中可以直接例化使用，是最直接的代碼輸入方式，其和HDL語言的關系，類似于匯編語言和 C語言的關系。)關于Xilinx原語的詳細介紹，可以參考下面文章1) FPGA開發(fā)實用教程第4節(jié)Xilinx公司原語的使用方法2) ISE 的 Help sofeware Manuals差分I/O端口組件1) IBUFDSIBUFDS原語用于將差分輸入信號轉化成標準單端信號，且可加入可選延 遲。在舊UFDS原語中，輸入信號為I、舊，一個為主，一個為從，二者相位相 反。IBUFDS的邏輯真值表所列，其中-'*'表示輸出維持上一次的輸出值，保持不變表舊UFDS原語的輸入、輸出真值表輸

15、入輸出1 1IB0輪0永010101?11_*舊UFDS原語的例化代碼模板如下所示: 舊UFDS: 差分輸入緩沖器(Differential Input Buffer )/ 適用芯片：Virtex-II/II-Pro/4, Spartan-3/3E/ Xilinx HDL 庫向導版本，ISE 9.1IBUFDS #(.DIFF_TERM("FALSE"),/差分終端，只有Virtex-4 系列芯片才有，可設置為 True/Flase .IOSTANDARD("DEFAULT")/指定輸入端口的電平標準，如果不確定，可設為 DEFAULT)IBUFDS_i

16、nst (.O(O), /時鐘緩沖輸出.I(I),/差分時鐘的正端輸入，需要和頂層模塊的端口直接連接.IB(IB) /差分時鐘的負端輸入，需要和頂層模塊的端口直接連接 );/結束舊UFDS模塊的例化過程 lVerilog Instantiation TemplateIBUFDS instance_name (.O (user_O ),在綜合結果分析時，舊UFDS的RTL結構如圖所示圖IBUFDS原語的RTL結構圖2) OBUFDSOBUFDS將標準單端信號轉換成差分信號，輸出端口需要直接對應到頂層 模塊的輸出信號，和 舊UFDS為一對互逆操作。OBUFDS原語的真值表如表所 列。表OBUFDS

17、原語的真值表輸入輸出I00B001110OBUFDS語的例化代碼模板如下所示: / OBUFDS:差分輸出緩沖器(Differential Output Buffer/ 適用芯片：Virtex-II/II-Pro/4, Spartan-3/3E/ Xilinx HDL庫向導版本，ISE 9.1OBUFDS #(.IOSTANDARD("DEFAULT")/指名輸出端口的電平標準)OBUFDS_inst (.O(O), /差分正端輸出，直接連接到頂層模塊端口.OB(OB), /差分負端輸出，直接連接到頂層模塊端口.1(1)/緩沖器輸入)；/結束OBUFDSI塊的例化過程Ver

18、ilog Instantiation TemplateOBUFDS instance_name (.O (user_O ),.OB (user_OB ),.I (user_I )；在綜合結果分析時，OBUFDS原語的RTL結構如圖所示。圖OBUFDS的RTL結構圖3) IOBUFDSIOBUFDS原語真值表InputsBidirectionalOutputsiTIOIOBoX1zz_ 00010101nI"The dash -) means No C hange.Verilog Instantiation Template/ IOBUFDS: Differential Bi-dire

19、ctional Buffer/ Virtex-II/II-Pro/4/5, Spartan-3/3E/3A/ Xilinx HDL Libraries Guide, version 9.1iIOBUFDS #(BUF_DELAY_VALUE("0"),/ Specify the amount of added input delay for the buffer, "0"-"16" (Spart an-3E only).IFD_DELAY_VALUE("AUTO"),/ Specify the amount of

20、added delay for input register, "AUTO", "0"-"8" (Spartan-3E only).IOSTANDARD("DEFAULT") / Specify the I/O standard)IOBUFDS_inst (.O(O), / Buffer output.IO(IO), / Diff_p inout (connect directly to top-level port).IOB(IOB), / Diff_n inout (connect directly to to

21、p-level port).I(I), / Buffer input.T(T) / 3-state enable input);/ End of IOBUFDS_inst instantiation差分時鐘組件1) IBUFGDS與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUF GDLL和DCM等，如圖1所示。IBUFGDS是舊UFG的差分形式，當信號從一對差分全局時鐘管腳輸入時， 必須使用IBUFGDS作為全局時鐘輸入緩沖。舊UFG支持BLVDS、LDT、LVD SEXT、 LV

22、DS、 LVPECL和ULVDS等多種格式的IO標準。IBUFGDS原語真值表Inputs Outputs|T 河 |d-YpT|0TuiTJ 1 j|才 The dash ()means Ng ChangeIBUFGDS的RTL結構圖X&255Verilog Instantiation TemplateIBUFGDS instance_name (.O (user_O ),.I (user_I ),.IB (user_IB );LVDS差分的在FPGA中的應用在高速傳輸的過程中，經常會受到干擾而誤碼，因此有時候時鐘輸入采用 差分輸入的辦法來提高抗干擾的能力。下面已一個二分頻為例子：二

23、分頻Verilog代碼如下：'timescale 1ns / 1psmodule div2(clk, div2_clk, rst_n);input clk;input rst_n;output div2_clk;reg div2_clk;always(posedge clk or negedge rst_n)beginif(!rst_n)div2_clk<=0;else div2_clk<=div2_clk;endendmodule布線布局的仿真(Post-Route Simulation)波形如下:現在對時鐘clk信號進行差分處理，對div2 module進行例化(Cre

24、at e Schematic Symbol )新建一個div2_diff.sch。添加div2的module在sch上。通過搜索，把 時鐘緩沖差分組件IBUFGDS也放在div2_diff.sch上。設置好clk的差分管腳，(按照Verilog命名規(guī)范)正的命名為clk_p ,負的 命名為clk_n。div2在添加波形測試文件時要注意，Clock Information選擇Multiple Clocks （因為時鐘變?yōu)閮蓚€clk_p、clk_n）下一步，把clk_p和clk_n都選上:可以看到仿真的clk_p和clk_n都變?yōu)椴罘州斎氲牧薊nd Time: 10 us3J10M Clk_F)0

25、JllrsLrt0仙 dw2_clk0還要對div2 diff.sch進行管腳約束。div2 diff.ucf約束文件如下:NETNETNETNET"clk_p” "clk_n” "div2_clk” "rstn"LOC = "C9" | IOSTANDARD = LVDS_25 ;LOC = "D9" | IOSTANDARD = LVDS_25 ;LOC = "A10" | IOSTANDARD = LVCMOS33LOC = "H13" | IOSTANDAR

26、D = LVCMOS33要汪忠：clk_n和clk_p都要設置在差分管腳對上，clk_n C9 IO_L14Pclk_p D9 IO_L14N并且邏輯電平標準設置為 LVDS_25。Spartan-3E支持下面的差分邏輯電平 標準。? LVDS? Bus LVDS? mini-LVDS? RSDS? Differential HSTL (1.8V, Types I and III)? Differential SSTL (2.5V and 1.8V, Type I)? 2.5V LVPECL inputs綜合、翻譯、映射和布線布局后，運行布線布局仿真，可以看到時鐘clk已經變?yōu)椴罘謺r鐘了。/d

27、v2dilf_test/dk_n 出*21時_2梟七卜?/小之制U&l總產之 碘1儂RQ1 SU WeO看 div2_diff.sch 的 HDL 文件(View HDL Functional Model)?？梢钥吹?其實sch調用了 IBUFGDS原語。'timescale Ins / Ipsmodule div2_diff(clR_n, 七工k_R,rgt n.div2_clk)；input blk n;input clk_p;input rst_n;output div2 elk;wite XLXN_1;div3 div2_diff (.elk(XLXW_1), * rs

28、tn(rst_n)fGivW_c; lk:<Hiv：_c; Ik) j |lBUFGDS XLXI_2 M (clk_p),.IBclk n) f.。網麗工)；/< synthesis attribute IOSTANTARP ot XLXI_2 is "DEFAULT" / synthesis attribute IBUF_DELAY_VALUE of XLXI_2 is "口” defpacant XLXI_2 . D IFF_TERH 皿一叮乩二，二：1”;endwodule在差分設計中，經常會因為配置錯誤而使得綜合出錯， 最常見的錯誤分析如下:

29、ERROR:Place:332 - This design contains an LVDS IO pair. The pair of I Os must be placed in a specific relative structure.The two IOs can not be placed in this specific structure.The reason for this issue:All of the logic associated with this structure is locked and the relativ e placement of the logic violates thestructure. The problem was found between th