八位數(shù)字頻率計(jì)實(shí)驗(yàn)報(bào)告

1、1)脈沖信號(hào)的頻率就是在單位時(shí)間內(nèi)所產(chǎn)生的脈沖個(gè)數(shù)，其表達(dá)式為,f為被測(cè)信號(hào)的頻八位十進(jìn)制數(shù)字頻率計(jì)一、設(shè)計(jì)任務(wù)1)熟悉 Quatus 11 軟件的基本使用方法。熟悉 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件設(shè)計(jì)，進(jìn)一步熟悉VHDL 設(shè)計(jì)技術(shù)。分析了 8 位十進(jìn)制數(shù)字頻率計(jì)的基本原理。5)對(duì)數(shù)字頻率計(jì)的各個(gè)模塊功能的分析，進(jìn)行了功能仿真測(cè)試，得出仿真波形圖。二、方案選擇與設(shè)計(jì)通常情況下計(jì)算數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù) ,此時(shí)我們稱閘門時(shí)間為 1 秒。閘門時(shí)間也可以大于或小于一秒。閘門時(shí)間越長(zhǎng)， 得到的頻率值就越準(zhǔn)確

2、， 但閘門時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)。門時(shí)間越短，測(cè)的頻率值刷新就越快,但測(cè)得的頻率精度就受影響。數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率。頻率是單位時(shí)間(1S )內(nèi)信號(hào)發(fā)生周期變化的次數(shù)。如果我們能在給定的 1S 時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù)，并將計(jì)數(shù)結(jié)果顯示出來(lái)，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被將其換算后數(shù)字電路識(shí)別的脈沖信號(hào)， 然后通過(guò)計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)， 顯示出來(lái)。這就是數(shù)字頻率計(jì)的基本原理。設(shè)計(jì)：率,N為計(jì)數(shù)器所累積的脈沖個(gè)數(shù),T為產(chǎn)生N個(gè)脈沖所需的時(shí)間。所以，在1秒時(shí)間內(nèi)計(jì)數(shù)器 所記錄的結(jié)果，

3、就是被測(cè)信號(hào)的頻率。被測(cè)頻率信號(hào)取自實(shí)驗(yàn)箱晶體振蕩器輸出信號(hào)，加到主控室的輸入端。1ms，再取晶體振蕩器的另一標(biāo)準(zhǔn)頻率信號(hào)，經(jīng)分頻后產(chǎn)生各種時(shí)基脈沖:10ms，0.1s，1s等，時(shí)基信號(hào)的選擇可以控制，即量程可以改變。時(shí)基信號(hào)經(jīng)控制電路產(chǎn)生閘門信號(hào)至主控門，只有在閘門信號(hào)采樣期間內(nèi)(時(shí)基信號(hào)的一個(gè)周期)，輸入信號(hào)才通過(guò)主控門。5)f=N/T，改變時(shí)基信號(hào)的周期 T,即可得到不同的測(cè)頻范圍。6 )當(dāng)主控門關(guān)閉時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，顯示器顯示記錄結(jié)果，此時(shí)控制電路輸出一個(gè)置零 信號(hào)，將計(jì)數(shù)器和所有觸發(fā)器復(fù)位，為新一次采樣做好準(zhǔn)備。系統(tǒng)總體框架圖系統(tǒng)時(shí)鐘分頻部分譯碼部分?jǐn)?shù)碼管顯示 部分8位十進(jìn)制數(shù)字頻

4、率計(jì)的電路邏輯圖8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖，它由一個(gè)測(cè)頻控制信號(hào)發(fā)生器TESTCTL、8個(gè)有Fein計(jì)各邏輯模塊的功能與設(shè)計(jì)方法。8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯如圖CNnC SD19 1n|Cf-IO ED3.0|時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器CNT10、一個(gè)32位鎖存器REG32B 8組成。以下分別敘述頻率4.18所示。圖4.1 8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖三軟件設(shè)計(jì)與仿真各功能模塊的源程序及每個(gè)程序運(yùn)行后的仿真波形:測(cè)頻控制信號(hào)發(fā)生器的功能模塊及仿真(1 )測(cè)頻控制信號(hào)發(fā)生器的功能模塊如下圖所示。tEstctL!CLKTSTEtJCLR_CNTLOADLLiinstUi測(cè)頻控制信號(hào)發(fā)生器

5、的功能模塊圖D(V2CLKUIK >R L cQ測(cè)頻控制電路圖(2)源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL ISP ORT(CLK:IN STD_LOGIC;TSTEN:OUT STD_LOGIC;CLR_CNT:OUT STD_LOGIC;LOAD:OUT STD LOGIC);END TESTCTL;ARCHITECTURE ART OF TESTCTL ISSIGNAL Div2CLK:STD_LOGIC;BEGINPROCESS(CL

6、K)BEGIN IF CLK'EVENT AND CLK='1'THENDiv2CLK<=NOT Div2CLK;END IF;END PROCESS;PROCESS(CLK,Div2CLK)BEGINIF CLK='0'AND Div2CLK='0'THENCLR_CNT<='0'ELSE CLR_CNT<='1'END IF;END PROCESS;LOAD<=NOT Div2CLK;TSTEN<=Div2CLK;END ART;頻率計(jì)的關(guān)鍵是設(shè)計(jì)一個(gè)測(cè)頻率控制信號(hào)發(fā)生器，

7、產(chǎn)生測(cè)量頻率的控制時(shí)序。 控制時(shí)鐘TSTEN上升沿到信號(hào)。當(dāng)TSTEN為高電平時(shí)，允許計(jì)數(shù)；當(dāng) TSTEN由高電平變?yōu)榈碗娖?下降沿到來(lái))時(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號(hào)，將計(jì)數(shù)值保存起來(lái)；鎖存數(shù)據(jù)后，還要在下次 哦來(lái)之前產(chǎn)生零信號(hào) CLEAR，將計(jì)數(shù)器清零，為下次計(jì)數(shù)作準(zhǔn)備，如下圖所示為測(cè)頻控制信號(hào)仿真圖。32位鎖存器的功能模塊及仿真(1)32位鎖存器的功能模塊下圖所示。:REG32B151 LOADDOUT31 0 T DIN31 0f=t:r! instlS:鎖存器的功能模塊圖(2)源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG3

8、2B ISPORT (LOAD:IN STD_LOGIC;DIN1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN2:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN5:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN6:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN7:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN8:IN STD_

9、LOGIC_VECTOR(3 DOWNTO 0);DOUT1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT5:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT6:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT7:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DO

10、UT8:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END REG32B;ARCHITECTURE ART OF REG32B ISBEGINPROCESS(LOAD,DIN1,DIN2,DIN3,DIN4,DIN5,DIN6,DIN7,DIN8)BEGINIF(LOAD'EVENT AND LOAD='1')THENDOUT1<=DIN1;DOUT2<=DIN2;DOUT3<=DIN3;DOUT4<=DIN4;DOUT5<=DIN5;DOUT6<=DIN6;DOUT7<=DIN7;DOUT8<=DI

11、N8;END IF;END PROCESS;END ART; rcIVfl LPLVIIPhuIriIIIIIII ni' i' II廠IsI D十進(jìn)制計(jì)數(shù)器的功能模塊及仿真（1）十進(jìn)制計(jì)數(shù)器的功能模塊如下圖所示ir. . 4- _' . u I? crjuoCLKGQ3 0CLRCARRY_OUIEhlAi irstl4十進(jìn)制計(jì)數(shù)器的功能模塊計(jì)數(shù)器電路圖(2 )源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;en tity CNT10 ISCQ:OUTP OR

12、T(CLK,CLR,ENA:IN STD_LOGIC;STD_LOGIC_VECTOR(3 dow nto 0 );CARRY_OUT:OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINP ROCESS(CLK,CLR,ENA)VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLR='0' THEN Q:=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1'THENIF ENA='

13、;1' THENIF Q<9 THEN Q:=Q+1;ELSE Q:=(OTHERS=>'0');END IF;END IF;END IF;IF Q="1001"THEN CARRY_OUT<='1'ELSE CARRY_OUT<='0'END IF;CQ<=Q;END PROCESS;END behav;仿真波形為：TbM（ jpbmFaul'iMSiin. ISiriiM 曽 iulftin鍛沁加.尊（XlU/dilOit址引1iTnlr勺 OmilMEndIlnlllEffl觀EIJlE3£琨燦IWhi"IDU）：Dm*NitIUL1UQC）：omidi四、硬件測(cè)試計(jì)數(shù)器電路圖如下圖所示。Z昌篇龜0門e暫 crni.dI 尊 £njiacnpEpcii-£Fueti | 惑 TEST口LtMI 磁 CEffpiaroiPep；II-帀w S.（迥 TE譏TLvrti樓 FSe Edit View Project Assignments Prctessi