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文檔簡介

1、module and1(a, b, c);input a;input b;output c;assign c = a & b;endmodul e'timescale 1ns/1nsmodule t;reg a;reg b;wire c;and1 t(a,b,c);initialbegina=0;b=0;# 100 a = 1; b = 0;# 100 a = 0; b = 1;# 100 a = 0; b = 0;# 100 a = 1; b = 1;#100 $stop;endinitial$monitor("a = %d, ", a, " b

2、 = %d, ", b, "c = %dn", c);endmodulemodule add(a, b, in, c, out);input a;input b;input in;output c;output out;assign out, c = a + b + in; endmodule'timescale 1ns/1nsmodule count_t;reg clk;reg a;reg b;reg in;wire c;wire out;add process(a, b, in, c, out);initialclk = 0;alwaysforever

3、 #5 clk = -clk;initialbegina = 0; b = 0; in = 0;#10#10#10#10#10#10#10a = 0a = 0a = 0a = 1b = 0b = 1b = 1b = 0in = 1in = 0in = 1in = 0b = 0; in = 1b = 1; in = 0=1; b = 1; in = 1endinitialbegin#200 $finish;endinitial$monitor(" out = %d, c = %dn", out, c);endmodulemodule compare (equal, a, b);input a,b;output equal;assign equal= (a=b)?1:0;endmodule'timescale 1ns/1nsmodule t;reg a, b;wire equal;initialbegina=0;b=0;#100 a = 1; b = 0;#100#100#100#100enda = 0; b = 1;a = 0; b = 0;a = 1; b =

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