基于FPGA高速數(shù)據(jù)采集的解決方案

1、基于 FPGA 高速數(shù)據(jù)采集的解決方案于 1, 肇云波 2(1. 貴州大學(xué) 通信工程學(xué)院 貴州 貴陽 550003;2. 沈陽理工大學(xué) 遼寧 沈陽 110168摘 要 :隨著接口速度和帶寬的不斷提高 , 有必要對(duì)高速數(shù)據(jù)采集問題進(jìn)行研究 。如何在高接口速率的情況下正確采 集到有效的數(shù)據(jù) , 成為目前要解決的問題 。 解決此問題的方法是采用 Xilinx Virtex 4FP GA 的 ChipSync 或 Altera Stratix FP GA DPA (動(dòng)態(tài)相位調(diào)整 兩種不同技術(shù) , 并介紹了 Altera DPA 技術(shù)在高速源同步接口的實(shí)際設(shè)計(jì)過程 。 使用這兩種技術(shù)的結(jié)果是在數(shù)據(jù)速率達(dá)

2、到 1Gb/s 時(shí) , 完成對(duì)有效數(shù)據(jù)的正確采集 。關(guān)鍵詞 :源同步 ; FP GA ;ChipSync ;DPA中圖分類號(hào) :TP355+14 文獻(xiàn)標(biāo)識(shí)碼 :B 文章編號(hào) :1004373X (2007 0514504High Speed Data Acquisition B ased on FPG AYU Xuan 1,ZHAO Yunbo 2(1. Communication Engineering College , Guizhou University , Guiyang ,550003,China Ligong ,China Abstract :Withthe interface

3、speed and bandwidth is ,it a study of high 2speed data acquisition. How to collect should be solved. One way is using Chip Sync of the Altera Stratix FP GA which are two different the actual design process of Altera DPA technology in high 2speed source syn 2chronous of using both techniques show tha

4、t it could complete the effective collection of the correct data at 1Gb/s data rates.K eywords :sourcesynchronization ; FP GA ;Chip Sync ;DPA收稿日期 :20060726 當(dāng)前 , 越來越多的通信系統(tǒng)工作在很寬的頻帶上 , 對(duì) 于保密和抗干擾有很高要求的某些無線通信更是如此 。 隨著信號(hào)處理器件的處理速度越來越快 , 數(shù)據(jù)采樣的速率 也變得越來越高 , 在某些電子信息領(lǐng)域 , 要求處理的頻帶 要盡可能寬 , 動(dòng)態(tài)范圍要盡可能大 , 以便得到更寬的頻率 搜索

5、范圍 , 獲取更大的信息量。因此 , 通信系統(tǒng)對(duì)信號(hào)處 理前端的 A/D 采樣電路提出了更高的要求 , 即希望 A/D 轉(zhuǎn)換速度快而采樣精度高 , 以便滿足系統(tǒng)處理的要求 1。 隨著系統(tǒng)時(shí)鐘的不斷提高 , 系統(tǒng)同步的收發(fā)兩端的時(shí)鐘延 遲不能得到有效地解決 , 因此提出采用源同步接口設(shè)計(jì)的 解決方案。 在數(shù)據(jù)接口速度和帶寬的不斷提高 , 數(shù)據(jù)有效 窗口不斷縮減的情況下 , 源同步接口無法采集到正確數(shù) 據(jù) , 因此在信號(hào)余量不斷縮減的情況下 , 采用 Xilinx Virtex 4FP GA 或 Altera Stratix FP GA 的兩種不同技術(shù)解決 如何正確地采集數(shù)據(jù)的問題是有效的 , 并

6、在 SPI 412高速 源同步接口上得到廣泛的應(yīng)用。 1 系統(tǒng)同步與源同步的簡述 1. 1 系統(tǒng)同步與源同步系統(tǒng)同步中多個(gè)部件在同一個(gè)系統(tǒng)時(shí)鐘下同步工作 ,各個(gè)部件之間的通道只傳遞數(shù)據(jù) , 數(shù)據(jù)的時(shí)序關(guān)系以系統(tǒng) 時(shí)鐘為參考 , 在常見的電子系統(tǒng)中通常采用系統(tǒng)同步設(shè)計(jì) 方式。 系統(tǒng)同步設(shè)計(jì)具有部件間各系統(tǒng)全局同步工作的 特點(diǎn) , 但是在部件之間高速傳遞數(shù)據(jù)時(shí)接口收發(fā)兩端的時(shí) 延比較難確定 , 因此不太適合高速的芯片間的接口設(shè)計(jì)。源同步系統(tǒng)中每兩個(gè)部件之間數(shù)據(jù)單項(xiàng)或雙向傳遞 , 在和數(shù)據(jù)同向的傳遞方向上同時(shí)傳一個(gè)和數(shù)據(jù)保持特定 相位關(guān)系的參考時(shí)鐘 , 在數(shù)據(jù)的源端 , 參考時(shí)鐘和數(shù)據(jù)保 持確定的相

7、位關(guān)系 , 而在數(shù)據(jù)的目的端 , 另外一個(gè)部件可 以根據(jù)參考時(shí)鐘的相位來準(zhǔn)確捕獲對(duì)應(yīng)的數(shù)據(jù)。源同步 接口是相對(duì)系統(tǒng)同步接口而言的 , 通常存在于兩個(gè)芯片之 間的局部 , 他的時(shí)鐘和數(shù)據(jù)之間關(guān)系是局部的、 是準(zhǔn)確的 , 時(shí)延模型得到了進(jìn)一步的簡化 , 因此非常適合高速芯片間 的接口設(shè)計(jì)。隨著系統(tǒng)互連的帶寬的需求的不斷增長 , 源同步接口 逐漸成為主流 , 得到了廣泛的應(yīng)用 。目前 SFI 24(SERDES 到 “ 成幀器” 的接口 和 SPI 412(系統(tǒng)信息包接口 ,level4,phase2 接口已經(jīng)采用了源同步互連的接口 , 而且接口帶寬可達(dá)到 16GHz 。 電信網(wǎng)絡(luò)中 SPI 412

8、,SFI 24和 XSBI 和 大量的高速存儲(chǔ)器 DDR SDRAM ,DDR2SDRAM , QDR SRAM ,PLDRAM 已廣泛采用源同步設(shè)計(jì)技術(shù) 。541現(xiàn)代電子技術(shù) 2007年第 5期總第 244期 測試 測量 自動(dòng)化1. 2 源同步目前面臨的挑戰(zhàn)雖然源同步技術(shù)被廣泛的應(yīng)用 , 但他在數(shù)據(jù)速率非常 高時(shí)就會(huì)出現(xiàn)問題 。在數(shù)據(jù)速率達(dá)到 1Gb/s 時(shí) , 由于數(shù) 據(jù)與數(shù)據(jù)之間的偏斜 , 數(shù)據(jù)與時(shí)鐘之間的偏差 , 加上 PCB 走線的影響 , 尤其是信號(hào)連接器的容性阻抗的不一致 , 都 會(huì)加劇時(shí)鐘與數(shù)據(jù)之間的偏差 , 導(dǎo)致有效采樣窗口逐漸變 小 , 以至于時(shí)鐘信號(hào)在管腳處根本找不到一個(gè)

9、有效的能把 并行數(shù)據(jù)一次采樣進(jìn)來的采樣窗口。下面的例子是單項(xiàng)差分源同步接口設(shè)計(jì)中數(shù)據(jù)有效 窗口的典型值 , 數(shù)據(jù)速率為 800Mb/s DDR 數(shù)據(jù)時(shí) , 有效 周期為 1125ns , 數(shù)據(jù)的有效窗口通常只有 60%(如圖 1所 示 。 數(shù)據(jù)速率為 1Gb/s DDR 時(shí) , 數(shù)據(jù)有效周期為 1ns , 而數(shù)據(jù)的有效窗口通常只有 45%(如圖 2所示 ?？梢园l(fā) 現(xiàn)數(shù)據(jù)有效窗口的縮減比有效周期的縮減要快 , 因此接口 數(shù)據(jù)率越高 , 數(shù)據(jù)有效窗口變短 , 這就增大了源同步設(shè)計(jì) 的難度。圖 1 800Mb/s 與數(shù)據(jù)的有效周期 圖 2 1Gb/s 數(shù)據(jù)有效窗口與數(shù)據(jù)的有效周期2 解決方案在源同步

10、接口設(shè)計(jì)中 , 在數(shù)據(jù)接口速度和帶寬的不斷 提高 , 數(shù)據(jù)有效窗口不斷的縮減的情況下 , 無法采集到正 確數(shù)據(jù)。 因此在信號(hào)余量的不斷縮減的情況下 , 采用 Xil 2inx Virtex 4FP GA 和 Altera Stratix FP GA 的兩種不同技術(shù)解決此問題。2. 1 時(shí)序余量 (Timing Margin 在一個(gè)同步設(shè)計(jì)中 , 時(shí)序是同步系統(tǒng)正常工作的關(guān)鍵 因素。 特別在高速系統(tǒng)設(shè)計(jì)中 , 所有的時(shí)序路徑延時(shí)都必 須在系統(tǒng)規(guī)定的時(shí)鐘周期以內(nèi) , 如果某一個(gè)路徑超出了時(shí) 間限制 , 那么整個(gè)系統(tǒng)都會(huì)發(fā)生故障 . 應(yīng)用 Xilinx Virtex 4FP GA 和 Altera

11、Stratix FP GA 的兩種不同技術(shù)解決問題時(shí) , 一定要特別注意時(shí)序余量計(jì)算的問題。在計(jì)算設(shè)計(jì)內(nèi)部的時(shí)序余量時(shí) , 必須要考慮的一些延 時(shí)因素 :源觸發(fā)器的時(shí)鐘到輸出口延時(shí) t co ; 觸發(fā)器到觸發(fā) 器的走線及邏輯延時(shí) t logic ; 目的觸發(fā)器的建立時(shí)間 t su 和保 持時(shí)間 t h 。 假設(shè)設(shè)計(jì)規(guī)格需要的時(shí)鐘周期為 T , 因此需要 滿足時(shí)鐘建立的要求 :t co +t logic +t su T(1 同樣也需要滿足目的端觸發(fā)器的保持時(shí)間 t h 要求 。在同步接口的設(shè)計(jì)中 , 另一個(gè)需要重點(diǎn)考慮的就是FP GA 和周圍 (上游和下游 器件的接口時(shí)序。由于芯片I/O 管腳的

12、輸入輸出存在相對(duì)較大的延時(shí) , 同時(shí)還涉及到和時(shí)鐘信號(hào)之間的相位關(guān)系 , 所以接口電路的時(shí)序往往成 為設(shè)計(jì)中的難點(diǎn)。在計(jì)算同步 I/O 管腳的時(shí)序余量時(shí) , 用戶通常會(huì)考慮 發(fā)送器件的時(shí)鐘到輸出延時(shí) T co , 單板走線延時(shí) T fight , 以及 接收器件的建立時(shí)間 T su 和保持時(shí)間 T h 。假設(shè)設(shè)計(jì)規(guī)格 需要跑的時(shí)鐘周期是 T , 需要滿足 :T co +T fight +T su T(2同樣也需要滿足接收器件的外部保持時(shí)間 T h 的 要求。在一個(gè)實(shí)際的系統(tǒng)中 , 把同一個(gè)時(shí)鐘源分布到不同的 時(shí)鐘目的端的延時(shí)差叫做 t skew (如果到源端觸發(fā)器比到目 的觸發(fā)器延時(shí)小 , t

13、 skew 為正值 , 否則為負(fù)值 。而時(shí)鐘沿的 到達(dá)時(shí)間也會(huì)與理想情況有一些差別 , 這里把理想的時(shí)鐘 周期與實(shí)際的時(shí)鐘周期的差別叫做 t jitter (如果理想的時(shí)鐘 周期大于實(shí)際的時(shí)鐘周期 , t jitter , 否則為負(fù)值 。如 , 這樣 , 電路同樣需 , 就需要把時(shí)鐘的 , 滿足 :t co +t logic +t sy T +t skew -t jitter(3 與此類似 , 在考慮同步 I/O 接口時(shí)序時(shí) , 也必須考慮 單板上時(shí)鐘分配系統(tǒng)之間的偏斜以及時(shí)鐘抖動(dòng)。 2. 2 Xilinx 的 Chip Snyc 技術(shù)與 Altera 的 DPA 技術(shù)Xilinx 的 Chi

14、pSnyc 技術(shù)與 Altera 的 DPA 技術(shù)所完成的功能都是為了在高速數(shù)據(jù)率的情況下 , 實(shí)現(xiàn)源同步的數(shù) 據(jù)傳輸 , 只是中間實(shí)現(xiàn)比特對(duì)齊的環(huán)節(jié)不同。 Xilinx 的ChipSnyc 技術(shù)采用 75ps 為粒度的 64級(jí)延遲線 , 并采用系統(tǒng)狀態(tài)機(jī)來實(shí)現(xiàn)比特對(duì)齊 , 而 Altera 的 DPA 技術(shù)采用快 速鎖相環(huán) (Fast PLL 產(chǎn)生的 8個(gè)以 45°為粒度的相位 , 他 的相移值是由快速鎖相環(huán)的輸出頻率控制的 , 快速鎖相環(huán) 的最高輸出頻率為 1GHz , 可以實(shí)現(xiàn) 01125ns 為粒度 8級(jí) 延遲線 , 因此時(shí)延的精度沒有 Xilinx FP GA 的高。 2.

15、 2. 1 Xilinx Virtex 4系列 FP GA用 Xilinx Virtex 4系列 FP GA 的 Chipsync 實(shí)現(xiàn)在數(shù) 據(jù)有效窗口的正中央采集數(shù)據(jù) , 可獲得更大的時(shí)序余量。 在 Virtex 4管腳和邏輯之間嵌入一個(gè)叫 ChipSync 的關(guān)鍵 電路 , 他由 ISERDES ,OSERDES , 時(shí)鐘組成。 ISERDES 為 輸入方的串行和解串行電路 , 主要有分頻、 比特和字對(duì)齊 電路 ;OSERDES 為輸出方的串行和解串行電路 , 主要有 倍頻電路 ; 時(shí)鐘為局部的時(shí)鐘 , 主要有具有時(shí)鐘能力的I/O 。(1 Xilinx Virtex 4ChipSync 系

16、統(tǒng)結(jié)構(gòu)Xilinx Virtex 4中的 ChipSync 由 Idelay 、 控制 Idelay的系統(tǒng)狀態(tài)機(jī)、 Idelay 的控制模塊、 200M Hz 的校準(zhǔn)時(shí)鐘 組成 (如圖 3所示 , 這些部件配合起來工作可保證精準(zhǔn)的641數(shù) 控 技 術(shù)于 等 :基于 FP GA 高速數(shù)據(jù)采集的解決方案大約 75ps 為粒度且共有 64級(jí)的延遲線 , 可實(shí)現(xiàn)時(shí)鐘和數(shù) 據(jù)的比特對(duì)齊。圖 3 Xilinx Virtex 4ChipSync 的結(jié)構(gòu)圖數(shù)據(jù)經(jīng)過 Idelay , 在數(shù)據(jù)總線上附加一個(gè)固定的相 移 , 具體的相移值可由用戶自行確定 , 也可由自適應(yīng)的訓(xùn) 練方法找出來 , 數(shù)據(jù)經(jīng)過 Idela

17、y 環(huán)節(jié) , 同時(shí)由 ISERDES 的 部件降頻之后每一個(gè)數(shù)據(jù)比特可以展寬成 n b 。搜尋數(shù)據(jù)有效窗口的過程是利用 Idelay 鎖住時(shí)鐘和 數(shù)據(jù)之間的相對(duì)相位移動(dòng) , 找出數(shù)據(jù)的上跳沿和下跳沿 , 這樣就可以通過兩個(gè)跳沿之間寬度以及第一個(gè)跳沿發(fā)生 的時(shí)間來計(jì)算出數(shù)據(jù)有效窗口的準(zhǔn)確位置。FP GA 內(nèi)部要處理 1, 頻 , 用 FP GA ChipSnyc 中集成的 ISERDES 的部件可以實(shí)現(xiàn)數(shù)據(jù)的解串行化 , 同時(shí) Virtex 4提供了內(nèi)嵌部件 BU FR , 可實(shí)現(xiàn)位寬 為 2,3,4,5,6,7,8,10數(shù)據(jù)位寬展寬的功能 , ISERDES 和BU FR 部件協(xié)同工作降低了數(shù)

18、據(jù)的變化率 。(2 分析 DDR 數(shù)據(jù)捕獲的波形DDR 數(shù)據(jù)捕獲的波形如圖 4所示 。 圖 4中 , 黑色部分是由各種不確定因素累加起來造成的 , 接收方的采樣時(shí)鐘 必須準(zhǔn)確地于數(shù)據(jù)有效窗口的正中央采樣數(shù)據(jù) , 數(shù)據(jù)是以1Gb/s 來傳遞的 , 那么時(shí)鐘工作在 500M Hz , 為了在接收方準(zhǔn)確地將數(shù)據(jù)捕獲下來 , 可利用 Virtex 4中的 Chipsync 提供精確的數(shù)據(jù)和時(shí)鐘的對(duì)齊電路。圖 4 DDR 數(shù)據(jù)捕獲的波形在 Chipsync 中有 Idelay 環(huán)節(jié) , Idelay 是輸入方的延遲 環(huán)節(jié) , 在運(yùn)行期可以將數(shù)據(jù)和時(shí)鐘對(duì)齊。 Idelay 包括 64級(jí) , 每級(jí)有 75p

19、s 的延遲線 , 共有 418ns 的延遲 , 使系統(tǒng)具 有最大的設(shè)計(jì)余量、 更高的穩(wěn)定性。圖 4中 , 以 75ps 為粒度準(zhǔn)確地捕獲數(shù)據(jù)的有效窗口 , 只要數(shù)據(jù)有效窗口大于 75ps 的 2倍 , 也就是大于 150ps , 就完全有機(jī)會(huì)將數(shù)據(jù)捕獲出來 , 在 1. 2節(jié)例子中提到在1Gb/s 數(shù)據(jù)有效窗口的大約有 400ps , 因此 400ps 相對(duì)于75p s 來說是非常寬松的設(shè)計(jì)。2. 2. 2 Altera 系列 FP GA為使每一個(gè)數(shù)據(jù)線找出一個(gè)合適的采樣時(shí)鐘相位 , 保 證在接 口 處 把 所 有 的 數(shù) 據(jù) 都 正 確 地 采 樣 進(jìn) 來 , AlteraStratix F

20、P GA 采用了一種 DPA 的技術(shù)2,3。在一些可以支持高速低壓差分電路 (LVDS 輸入的管 腳處 , 有一個(gè)解串電路實(shí)現(xiàn)了串行轉(zhuǎn)換。另外 , 還有一個(gè) 動(dòng)態(tài)相位調(diào)整 DPA 電路 , 可以實(shí)現(xiàn)更高速可靠的輸入采 樣電路。在普通的源同步設(shè)計(jì)中 , 隨路時(shí)鐘相對(duì)數(shù)據(jù)總線的相位固定 , 同時(shí)保證數(shù)據(jù)和數(shù)據(jù)、 數(shù)據(jù)和時(shí)鐘之間的 PCB 走 線偏斜盡量小 , 這樣數(shù)據(jù)總線和時(shí)鐘在傳輸過程中的延遲 可以做到差別很小 , 同時(shí)他們受外部環(huán)境影響的效果差不 多 , 各種影響可以基本抵消掉 , 而在內(nèi)部依靠單元或 PLL 可將數(shù)據(jù)和采樣時(shí)鐘對(duì)準(zhǔn) , 這種對(duì)準(zhǔn)又稱為靜態(tài)相位對(duì)準(zhǔn)。DPA 電路原理 (如圖 5

21、所示 (Fast PLL , , 這樣 , 就可以從 , 從而可以保證采樣的正確。將輸入串行數(shù) 據(jù)和 8個(gè)相位的時(shí)鐘送入動(dòng)態(tài)相位調(diào)整 DPA 塊 , 輸出一 個(gè)動(dòng)態(tài)相位調(diào)整時(shí)鐘 (DPAclk 和重調(diào)數(shù)據(jù) (retimeddata , 動(dòng)態(tài)相位調(diào)整時(shí)鐘是從 8個(gè)相位的高速時(shí)鐘中選出來的其中一個(gè) , 可以保證動(dòng)態(tài)相位調(diào)整時(shí)鐘正確地采樣 到重調(diào)數(shù)據(jù) 。隨后是一個(gè)同步器 , 實(shí)際上是一個(gè) 1b 寬 ,6b 深的 FIFO , 用來把動(dòng)態(tài)相位調(diào)整時(shí)鐘域轉(zhuǎn)到高速的串行時(shí)鐘的時(shí)鐘域中 , 方便后面電路的實(shí)現(xiàn)。由于動(dòng)態(tài)相位 調(diào)整時(shí)鐘和串行時(shí)鐘的頻率完全一樣 , 只是相位不同 , 所 以同步器電路不會(huì)發(fā)生溢出

22、的問題 , 從同步器中讀出的數(shù) 據(jù)將被 送 進(jìn) 數(shù) 據(jù) 重 對(duì) 準(zhǔn) 電 路 , 再 輸 入 到 解 串 器 中 做 串并轉(zhuǎn)換。圖 5 Altera Stratix DPA 結(jié)構(gòu)圖3 Altera DPA 技術(shù)在高速源同步接口的應(yīng)用接口時(shí)鐘速率的提高 , 使得傳統(tǒng)同步方式的數(shù)據(jù)接口 電路變得越來越難以實(shí)現(xiàn) , 許多接口開始采用源同步方 式 , 其時(shí)鐘伴隨數(shù)據(jù)傳輸 。例如目前業(yè)界比較流行的 SPI412接口5,6, 就是采用了 1對(duì) LVDS 時(shí)鐘信號(hào)和 16對(duì)LVDS 數(shù)據(jù)信號(hào)傳送 , 如果每對(duì)數(shù)據(jù)信號(hào)工作在 1Gb/s帶寬 , 那么整個(gè)接口可以達(dá)到 16Gb/s 4。741現(xiàn)代電子技術(shù) 200

23、7年第 5期總第 244期 測試 測量 自動(dòng)化設(shè)計(jì)如下 :Stratix 與 Stratix GX 中每對(duì)數(shù)據(jù)信號(hào)可 工作 在 1Gb/s , 所 以 可 用 Stratix 設(shè) 備 來 實(shí) 現(xiàn) 2個(gè)125M Hz 參考時(shí)鐘的 1Gb/s LVDS 接口的橋接 , 并且接收端采用 DPA 模塊 , 接收端與發(fā)送端采用同一個(gè)快速鎖 相環(huán)。 這個(gè)設(shè)計(jì)只是為了說明 DPA 的使用方法 , 沒有在 接收器和發(fā)送器之間加入用戶的控制邏輯 , 這里直接把接 收端與發(fā)送端連接在一起 。 采用 Quart us 510對(duì)發(fā)送接 口與接收端口進(jìn)行設(shè)計(jì)。發(fā)送端口設(shè)計(jì) :FP GA 內(nèi)部的邏輯無法工作在 1GHz

24、的時(shí)鐘頻率下 , 假定內(nèi)部要輸出的是 8b 并行數(shù)據(jù) , 工作 時(shí)鐘頻率是 125M Hz , 在接口處需要一個(gè)串行器 (Seriali 2zer , 把 8位并行數(shù)據(jù)轉(zhuǎn)為 1位的串行信號(hào)。這里要使用 Stratix 中的快速鎖相環(huán) (Fast PLL 來產(chǎn)生 1GHz 串行時(shí)鐘和 125M Hz 的內(nèi)部并行時(shí)鐘和載入使能時(shí)鐘 。 串行 器中的并行時(shí)鐘輸入的并行數(shù)據(jù)是由串行時(shí)鐘在載入使 能有效處把數(shù)據(jù)讀入到 “ 并行載入寄存器” 中的 , 這樣就可 以滿足內(nèi)部邏輯和串行器電路之間接口仍然是一個(gè)低速 并行時(shí)鐘周期的要求 , 使得時(shí)序余量最大化。具體實(shí)現(xiàn) :設(shè)置 LVDS 發(fā)送端口 , 在 開 M

25、egeWizard plug in , (1 選擇 Use External PLL ,這個(gè)設(shè)計(jì)里用軟件來自動(dòng)設(shè)置快速鎖相環(huán)的參數(shù)。數(shù)據(jù) 發(fā)送的通道數(shù)最多可選 18個(gè)通道 , 這里只選擇一個(gè)通道 , 設(shè)置串行化因子最大可以達(dá)到 10位 , 這里選擇 8位 ;(2 選擇輸出速率這里選擇 1Gb/s ;(3 選時(shí)鐘輸出的分頻因子 , 這里為得到 125M Hz 的時(shí)鐘而選擇 8;(4 選擇要生成的文件類型。接收接口和 字節(jié)邊 界 對(duì) 準(zhǔn)電 路的 設(shè)計(jì) :主 要 采 用DPA 電路完成接收 1Gb/s 的數(shù)據(jù)和 1路 125M Hz 的時(shí)鐘。具體實(shí)現(xiàn) :設(shè)置 LVDS 接收端口 , 在 Quartu

26、s 中打 開 MegeWizard plug 2in manager 在其中選擇 AL TLVDS , 完成發(fā)送接口設(shè)計(jì)需要 4步設(shè)置 :(1 選擇 LVDS receiver 接電端口 , 并使能 DPA 模式 , 選擇 1通道輸入和串行化因子為 8, 這是因?yàn)檫x擇要對(duì) 應(yīng)輸入端的設(shè)置。(2 設(shè) 置 輸 入 數(shù) 據(jù) 頻 率 為 1Gb/s , 輸 入 時(shí) 鐘 為 125M Hz 。(3 rxdpllenable 為 DPA 電路的動(dòng)態(tài)控制這里只有 1路數(shù)據(jù)通道 , 因此不選此項(xiàng)。 rxdpllhold 為 DPA持續(xù)監(jiān)測輸入數(shù)據(jù)流的相位并選擇新的時(shí)鐘相位 , 選中此 項(xiàng)。 Rx fifo r

27、eset input port 是放在 DPA 與數(shù)據(jù)對(duì)齊線 路之間的 fifo , 這個(gè)端口通常用于 與 LVDS 時(shí)鐘之間 , port , 這個(gè)端口復(fù)位dpalocked out 245°的不同相位去采樣輸可用來監(jiān)測 DPA 的狀態(tài)和決定何時(shí)鎖定最合 適的采樣相位 , 選中此項(xiàng)。(4 Register output s , 通過 rxoutclock 對(duì)接收器的輸出進(jìn)行注冊 , 選中此項(xiàng)。 Rx channel data align inputport , 這個(gè)端口用來向通道插入數(shù)據(jù)完成輸入數(shù)據(jù)的字對(duì)齊。 選中此項(xiàng)。 Rx cda reset input port , 這個(gè)端口

28、可用 來復(fù)位數(shù)據(jù)對(duì)齊電路。 Rx cda max output port , 這個(gè)端 口指示循環(huán)指針已經(jīng)到達(dá)字對(duì)齊電路 , 這里選中此項(xiàng) 。設(shè) 計(jì)的頂層原理圖如圖 6所示。圖 6 Altera Stratix 高速源同步 (下轉(zhuǎn)第 151頁 841數(shù) 控 技 術(shù) 于 等 :基于 FP GA 高速數(shù)據(jù)采集的解決方案供的大量函數(shù)庫功能用 C 語言構(gòu)造 ARM 版本的 ISS , 然 后再 構(gòu) 造 ARM9的 總 線 功 能 模 型 , 并 將 二 者 鏈 接 成 ARM9的存儲(chǔ)訪問模型。 要應(yīng)用該環(huán)境進(jìn)行驗(yàn)證 , 要在該 平臺(tái)上進(jìn)行一個(gè)完整的軟硬件協(xié)同驗(yàn)證 , 必須還要做以下 工作 :軟硬件的配置

29、文件 、 V 2CPU 初始化、 Linux Shell 腳 本語言鏈接程序等。4 結(jié) 語綜上所述 , 我們知道開發(fā)大型而復(fù)雜的 SoC 系統(tǒng)時(shí) , 驗(yàn)證會(huì)占用 70%或更多的開發(fā)時(shí)間 , 因?yàn)榄h(huán)境模型的建 立、 測試平臺(tái)的設(shè)計(jì)以及測試內(nèi)容的撰寫都需要很多時(shí) 間。 另外 , 傳統(tǒng)方法使實(shí)時(shí)檢查以及驗(yàn)證程序代碼的重復(fù) 使用性變得非常困難。 目前 , 許多設(shè)計(jì)小組仍然沿用十萬 門設(shè)計(jì)中的工具和方法來驗(yàn)證龐大的硬件和其嵌入軟件 , 這些方法往往要占用 50%以上的設(shè)計(jì)周期 , 而且已經(jīng)達(dá) 到極限。 至此可以看出設(shè)計(jì)一個(gè) SoC , 驗(yàn)證最后設(shè)計(jì)的正 確性被視為設(shè)計(jì)更大規(guī)模的系統(tǒng)級(jí)芯片的重要瓶頸。 所

30、 以我們提出一種設(shè)計(jì)思想 , 軟硬件協(xié)同設(shè)計(jì)和驗(yàn)證平臺(tái)的 出現(xiàn) , 通過挖掘軟硬件之間的協(xié)同性 , 可以克服傳統(tǒng)設(shè)計(jì) 方法中把軟件和硬件分開設(shè)計(jì)而帶來的弊端 , 使整個(gè)設(shè)計(jì) 過程以及設(shè)計(jì)出來的產(chǎn)品能夠高效地工作 , 該平臺(tái)及方法 在未來的 SoC 設(shè)計(jì)中占據(jù)越來越重要的地位。參 考 文 獻(xiàn)1Rajsuman R. System 2on 2a 2Chip Design and Test M .Artech House ,2000.2Sforza F , Battu L , Brunelli M. A Design for Verification Methodology. 2nd Interna

31、tional Symposium on Quality of Electronic Design ,San Jose ,2001.3S ém éria L , Ghosh A. Methodology for Hardware/Software Co 2verification in C/C +. Proc. Asia and South Pacific De 2 sign Automation Conf. (ASPDAC00 , ACM Press , 2000: 4052408.4Visual User s Guide Inc. ,2006.5, .2 2321.作者簡介 張花娟 女 ,1976。 (上接第 148頁 4 結(jié) 語在處理高速數(shù)據(jù)捕獲方面 ,ChipSync 技術(shù)在每個(gè)用戶 I/O 中都可以實(shí)現(xiàn)時(shí)鐘和數(shù)據(jù)相位之間的對(duì)齊 , 而且在運(yùn) 行期是動(dòng)態(tài)的來調(diào)節(jié)。 DPA 解決了