微電子作業(yè)答案完美版

1、半導(dǎo)體物理與器件 1什么叫集成電路？寫出集成電路發(fā)展的五個(gè)時(shí)代及晶體管的數(shù)量？ (15 分).集成電路：將多個(gè)電子元件集成在一塊襯底上，完成一定的電路或系統(tǒng)功能。小規(guī)模時(shí)代(SSI),元件數(shù) 2-50 ;中規(guī)模時(shí)代(MSI) 元件數(shù)30-5000;大規(guī)模時(shí)代(ISI),元件數(shù) 5000-10 萬；超大規(guī) 模時(shí)代(visi )， 10萬-100 萬；甚大規(guī)模，大于 100 萬。2.寫出 IC 制造的5個(gè)步驟？ (15 分)(1) 硅片制備(Wafer preparation ):晶體生長(zhǎng)，滾圓、切片、 拋光。(2) 硅片制造(Wafer fabrication ):清洗、成膜、光刻、刻蝕、摻雜。

2、(3) 硅片測(cè)試/揀選(Wafer test/sort ):測(cè)試、揀選每個(gè)芯片。(4)裝配與封裝(Assembly and packaging ):沿著劃片槽切割成 芯片、壓焊和包封。(5) 終測(cè)(Final test ):電學(xué)和環(huán)境測(cè)試。3.寫出半導(dǎo)體產(chǎn)業(yè)發(fā)展方向？什么是摩爾定律？(15 分)發(fā)展方向：提高芯片性能2提咼芯片可靠性3降低成本摩爾定律：硅集成電路按照 4 年為一代，每代的芯片集成度要翻兩 番、工藝線寬約縮小 30% IC 工作速度提高 1.5 倍等發(fā)展規(guī)律發(fā)O4. 什么是特征尺寸 CD （10 分）.硅片上的最小特征尺寸稱為 CD, CD 常用于衡量工藝難易的標(biāo)志。5. 什么是

3、 More moore 定律和 More than Moore 定律？ （10 分）“More Moore” ：是指繼續(xù)遵循 Moore 定律，芯片特征尺寸不斷縮小（Scali ng down ），以滿足 處理器和內(nèi)存對(duì)增加性能/容量和降 低價(jià)格的要求。它包括了兩方面：從幾何學(xué)角度指的是為了提高密度、性能和可靠性在晶圓水平和垂直方向上的特征尺寸的繼續(xù)縮小， 以及與此關(guān)聯(lián)的 3D 結(jié)構(gòu)改善等非幾何學(xué)工藝技術(shù)和新材料的運(yùn)用 來影響晶圓的電性能?！?More Than Moore” :指的是用各種方法給最終用戶提供附加價(jià)值， 不一定要縮小特征尺寸，如從系統(tǒng)組件級(jí)向 3D 集成或精確的封裝級(jí)（SiP）

4、或芯片級(jí)（SoC） 轉(zhuǎn)移。 它更強(qiáng)調(diào)功 能多樣化，更注重所做器件除了運(yùn)算和存儲(chǔ)之外的新功能，如各種 傳感功能、通訊功能、咼壓功能等，以給最終用戶提供更多的附加價(jià)值。以價(jià)值優(yōu)先和功能多樣化為目的的“ More Than Moore” 不強(qiáng) 調(diào)縮小特征尺寸，但注重系統(tǒng)集成，在增加功能的同時(shí)，將系統(tǒng)組件級(jí)向更小型、更可 靠的封裝級(jí)（SiP）或芯片級(jí)（SoC 轉(zhuǎn)移。6. 名詞解釋：high-k; low-k; Fabless; Fablite; IDM;Fou ndry;Chipless（20 分）High-k :搞介電常數(shù)low-k 低介電常數(shù)FABLESS:無生產(chǎn)線設(shè)計(jì)公司 IDM 整合元件制造商

5、 Foundry :鑄造廠Fablite : 介于 FABLESS 和 IDM 之間 Chipless :無切屑7. 例舉出半導(dǎo)體產(chǎn)業(yè)的 8 種 不同職業(yè) 并簡(jiǎn)要描述.（15 分）硅片制造師：硅片制造技師負(fù)責(zé)操作制造設(shè)備。設(shè)備技師：查詢并維修設(shè)備。設(shè)備工程師：設(shè)備工程師專門從事確定設(shè)備設(shè)計(jì)參數(shù)和優(yōu)化硅片生產(chǎn) 的設(shè)備性能。工藝技師：工藝技師通過查詢與工藝相關(guān)的問題支持生產(chǎn)設(shè)備和工藝 工程組 現(xiàn)場(chǎng)服務(wù)代表：在硅片制造廠，現(xiàn)場(chǎng)服務(wù)代表安裝制造設(shè)備。 實(shí)驗(yàn)室技師：實(shí)驗(yàn)室技師從事開發(fā)實(shí)驗(yàn)室的工作，建立并進(jìn)行實(shí)驗(yàn) 成品率/失效分析師：這些技師從事與缺陷分析相關(guān)的工作 設(shè)備工程師：位硅片制造廠的化學(xué)材料，進(jìn)

6、化空氣及常用設(shè)備的基礎(chǔ)設(shè)備提供工程設(shè)計(jì)支持第三章1.按構(gòu)成集成電路基礎(chǔ)的晶體管分類可以將集成電路分為哪些類型？每種類型各有什么特征？ （ 40 分）1. 分為雙極型集成電路和 Mos 型集成電路兩大類；雙極型平面晶體 管以及雙極型平面晶體管 為主要器件，MOS 型電路以及 MOS 晶體管 為主要器件2. 什么是無源元件？例舉出兩個(gè)無源元件的例子。什么是有源元 件？例舉出兩個(gè)有源元件的例子。（30 分）無源元件：傳輸電流不能控制電流方向。例如：電阻電容有源元件：可控制電流方向，放大信號(hào)，并產(chǎn)生復(fù)雜電路的器件，例如二極管，發(fā)光二極管，晶體管3. 什么是 CMO 技術(shù)？ 什么是 ASIC ？ （ 3

7、0 分）CMOS 技術(shù)： 以 MOS 為基礎(chǔ)， 同時(shí)含有 NMOS 和 PMOS 的集成電路技 術(shù)。ASIC:專用集成電路， 是用戶完全的定制設(shè)計(jì)和制造 以滿足單 個(gè)用戶的需要第四章1.例舉得到半導(dǎo)體級(jí)硅的三個(gè)步驟。半導(dǎo)體級(jí)硅的純度能達(dá)到多少？（50 分）(1)制備半導(dǎo)體級(jí)硅的過程：a )制備冶金級(jí)硅:SiC(s)+SiO2(s) f Si(l)+SiO(g)+CO(g)b )化學(xué)反應(yīng)提純生成三氯硅烷：Si(s)+3HCI(g)fSiHCI3(g)+H2(g)+heat c )生產(chǎn)半導(dǎo)體級(jí)硅：2SiHCI3(g)+2H2(g)f2Si(s)+6HCI(g) (2 )半導(dǎo)體級(jí)硅的純度能達(dá)到99.

8、9999999%。2將圓柱形的單晶硅錠制備成硅片需要哪些工藝流程？ (30 分)答：晶體生長(zhǎng)f整型f切片f磨片倒角f腐蝕f拋光f清洗f檢查f包裝3.什么是外延層？為什么硅片上要使用外延層？(20 分)外延層：硅基片作為籽晶在硅片上生長(zhǎng)的一薄層硅外延層與襯底有相 同的晶體結(jié)構(gòu)，保持了對(duì)雜質(zhì)類型和濃度的控制第九章1.例舉出芯片廠中 6 個(gè)不同的生產(chǎn)區(qū)域并對(duì)每一個(gè)生產(chǎn)區(qū)域做簡(jiǎn)單 描述。(20 分)1.答：芯片廠中通常分為擴(kuò)散區(qū)、光刻區(qū)、刻蝕區(qū)、離子注入?yún)^(qū)、 薄 膜生長(zhǎng)區(qū)和拋光區(qū) 6 個(gè)生產(chǎn)區(qū)域：1擴(kuò)散區(qū)是進(jìn)行高溫工藝及薄膜積淀的區(qū)域，主要設(shè)備是高溫爐和濕法清洗設(shè)備；2光刻區(qū)是芯片制造的心臟區(qū)域， 使

9、用黃色熒光管照明，目的是 將 電路圖形轉(zhuǎn)移到覆蓋于硅片表面的光刻膠上；3刻蝕工藝是在硅片上沒有光刻膠保護(hù)的地方留下永久的圖形；4離子注入是用高壓和磁場(chǎng)來控制和加速帶著要摻雜的雜質(zhì)的氣體；高能雜質(zhì)離子穿透涂膠硅片的表面，形成目標(biāo)硅片；5薄膜生長(zhǎng)主要負(fù)責(zé)生產(chǎn)各個(gè)步驟中的介質(zhì)層與金屬層的淀積。6拋光，即 CM（化學(xué)機(jī)械平坦化）工藝的目的是使硅片表面 平 坦化2 .離子注入前一般需要先生長(zhǎng)氧化層，其目的是什么？ （10 分）答：氧化層保護(hù)表面免污染，免注入損傷，控制注入溫度3. 離子注入后為什么要進(jìn)行退火？ （ 10 分）推進(jìn)，激活雜質(zhì)，修復(fù)損傷4. 光刻和刻蝕的目的是什么？（ 20 分）光刻的目的是

10、將電路圖形轉(zhuǎn)移到覆蓋于硅片表面的光刻膠上， 而刻蝕 的目的是在硅片上無光刻膠保護(hù)的地方留下永久的圖形。 即將圖形 轉(zhuǎn)移到硅片表面。5. 為什么要采用 LDD 工藝？它是如何減小溝道漏電流的？（10 分）溝道長(zhǎng)度的縮短增加了源漏穿通的可能性，將引起不需要的漏電流， 所以需要采用 LDD 工藝。輕摻雜漏注入使砷和 BF2 這些 較大質(zhì)量的摻雜材料使硅片的上表面成為非晶態(tài)。大質(zhì)量材料和表面非晶態(tài)的結(jié)合有助于維持淺結(jié)，從而減少源漏間的溝道漏電流效應(yīng)6. 為什么晶體管柵結(jié)構(gòu)的形成是非常關(guān)鍵的工藝？更小的柵長(zhǎng)會(huì)引 發(fā)什么問題？ （ 10 分）答：因?yàn)樗俗畋〉臇叛趸瘜拥臒嵘L(zhǎng)以及多晶硅柵的刻印和刻蝕，

11、而后者是整個(gè)集成電路工藝中物理尺度最小的結(jié)構(gòu)。多晶硅柵的寬度通常是整個(gè)硅片上最關(guān)鍵的 CD 線寬。隨著柵的寬度不 斷減少，柵結(jié)構(gòu)（源漏間的硅區(qū)域）下的溝道長(zhǎng)度也不斷減少。 晶體管中溝道長(zhǎng)度的減少增加了源漏間電荷穿通的可能性，并引起了不希望的溝道漏電流。7、描述金屬?gòu)?fù)合層中用到的材料？ （10 分）答：.（1） 淀積 Ti，使鎢塞和下一層金屬良好鍵合，層間介質(zhì)良好鍵合；（2） AI,Au 合金，加入銅抗電遷移（3） TiN 作為下一次光刻的抗反射層8 STI 隔離技術(shù)中，為什么采用干法離子刻蝕形成槽？（10 分）答：采用干法刻蝕，是為了保證深寬比第十章1.二氧化硅薄膜在集成電路中具有怎樣的應(yīng)用？

12、（15 分）1保護(hù)器件避免劃傷和沾污2限制帶電載流子場(chǎng)區(qū)隔離（表面鈍化）3.柵氧或存儲(chǔ)單元結(jié)構(gòu)中的介質(zhì)材料4.摻雜中的注入掩蔽5.金屬導(dǎo)電層間的電介質(zhì)6.減少表面懸掛鍵2. 說明水汽氧化的化學(xué)反應(yīng)，水汽氧化與干氧氧化相比速度是快還是 慢？為什么？（ 15 分）化學(xué)反應(yīng)：Si+2H2O-SiO2+2H2 水汽氧化與干氧氧化相比速度更快， 因?yàn)樗魵獗妊鯕庠诙趸柚?擴(kuò)散更 快、溶解度更高3. 描述熱氧化過程。（20 分）1. 干氧：Si + O2 SiO2 氧化速度慢，氧化層干燥、致密，均勻性、重 復(fù)性好，與光刻膠的粘附性好2. 水汽氧化：Si+H2OSiO2（固）+H2（氣）氧化速度快，氧化

13、層疏松，均勻性差，與光刻膠的粘附性差3. 濕氧：氧氣攜帶水汽，故既有 Si 與氧氣反應(yīng)，又有與水汽反應(yīng) 氧 化速度、氧化質(zhì)量介于以上兩種方法之間4. 影響氧化速度的因素有哪些？ （15 分）摻雜物、晶體晶向、壓力、溫度、水蒸氣5. 例舉并描述熱生長(zhǎng) SiO2 - Si 系統(tǒng)中的電荷有哪些？（ 15 分）.界面陷阱電荷、可移動(dòng)氧化物電荷6. 立式爐系統(tǒng)的五部分是什么？例舉并簡(jiǎn)單描述 （20 分）6.工藝腔、硅片傳輸系統(tǒng)、氣體分配系統(tǒng)、尾氣系統(tǒng)、溫控系統(tǒng)。工藝腔是對(duì)硅片加熱的場(chǎng)所，由垂直的石英罩鐘、多區(qū)加熱電阻絲和 加熱管 套組成硅片傳輸系統(tǒng)在工藝腔中裝卸硅片，自動(dòng)機(jī)械在片 架 臺(tái)、爐臺(tái)、裝片臺(tái)、

14、冷卻臺(tái)之間移動(dòng)氣體分配系統(tǒng)通過將正確的氣 體 通到爐管中來維持爐中氣氛 控制系統(tǒng)控制爐子所有操作，如工藝時(shí) 間和溫度控制、工藝步驟的順序、氣體種類、氣流速率、升降溫速 率、 裝卸硅片第十一章1. 什么是薄膜？例舉并描述可接受的薄膜的 8 個(gè)特性。（15 分）（1）薄膜：指某一維尺寸遠(yuǎn)小于另外兩維上的尺寸的固體物質(zhì)。.（2） .好的臺(tái)階覆蓋能力.高的深寬比填隙能力（3:1）厚度均勻（避免針孔、缺陷）高純度和高密度.受控的化學(xué)劑量.結(jié)構(gòu)完整 和低應(yīng)力（導(dǎo)致襯底變形，好的粘附性2. 例舉并描述薄膜生長(zhǎng)的三個(gè)階段。（10 分）（1） 晶核形成 分離的小膜層形成于襯底表面，是薄膜進(jìn)一步生長(zhǎng)的 基礎(chǔ)。（2

15、） 凝聚成束形成（Si）島，且島不斷長(zhǎng)大（3） 連續(xù)成膜 島束匯合并形成固態(tài)的連續(xù)的薄膜 淀積的薄膜可以 是單晶（如外延層）、多晶（多晶硅柵）和無定形（隔離介質(zhì)，金屬 膜）的。3. 什么是多層金屬化？它對(duì)芯片加工來說為什么是必需的？（ 10分）答：多層金屬化：用來連接硅片上高密度器件的金屬層和絕緣層.關(guān)鍵層：線條寬度被刻蝕為器件特征尺寸的金屬層。.對(duì)于 ULSI 集成電路而言，特征尺寸的范圍在形成柵的多晶硅、柵 氧以及距離硅片表面最近的金屬層。介質(zhì)層.層間介質(zhì)（ILD）ILD- 1:隔離晶體管和互連金屬層；隔離晶體管和表面雜質(zhì)。采 用低 k介質(zhì)作為層間介質(zhì)，以減小時(shí)間延遲，增加速度。4.例舉淀

16、積的 5 種主要技術(shù)。（10 分）答：膜淀積技術(shù)分類 化學(xué)方法 （1） CVD a.APCVD（Atmosphereb. LPCVD Pressure Chemical Vapor Depositio n） 避免分層、開裂致漏電）c.等離子體輔助 CVD : HDPCVD（High-Density Plasma CVD）、PECVD（Plasma en ha need CVD）d. VPE 和金屬有機(jī)化學(xué)氣相淀積（2）電鍍：電化學(xué)淀積（ECD 、 化學(xué)鍍層 物理方法： （1）PVD（2）蒸發(fā)（含 MBE）（3）旋涂（SOG, SOD）5.描述 CVD 反應(yīng)中的 8 個(gè)步驟（15 分）。答：1）

17、質(zhì)量傳輸 2）薄膜先驅(qū)物反應(yīng) 3）氣體分子擴(kuò)散 4）先驅(qū) 物吸附5）先驅(qū)物擴(kuò)散進(jìn)襯底 6）表面反應(yīng) 7）副產(chǎn)物解吸 8） 副產(chǎn)物去除6.例舉高 k 介質(zhì)和低 k 介質(zhì)在集成電路工藝中的作用。（10 分） 答：（1）低 k 介質(zhì)須具備 低泄漏電流、低吸水性、低應(yīng)力、高附著力、高硬度、高穩(wěn)定性、好的填隙能力，便于圖形制作和平坦化、 耐 酸堿以及低接觸電阻。研究較多的幾種無機(jī)低介電常數(shù)（二）高 k 介質(zhì)應(yīng) DRAM 存儲(chǔ)器高密度儲(chǔ)能的需要，引入了高 k 介質(zhì)，在相同電容 （或 儲(chǔ)能密度）可以增加 柵介質(zhì)的物理厚度，避免薄 柵介質(zhì)隧穿和大的 柵漏電流。同時(shí)，降低工藝難度。有潛力的高 k介質(zhì)：Ta2O5

18、, （BaSr）TiO37、名詞解釋：CVD LPCVD PECVDVPE BPSG（將這些名詞翻譯成中文并做出解釋）（10 分）答：（1）CVD 化學(xué)氣相淀積（Chemical Vapor Deposition ）是指利用熱 能、輝光放電等離子體或其它形式的能源，使氣態(tài)物質(zhì)在固體 的熱表面上發(fā)生化學(xué)反應(yīng)并在該表面上淀積，形成穩(wěn)定的固態(tài)物質(zhì)的工藝過程。（2） 低壓 CVD（ LPCVD 裝片；爐子恒溫并對(duì)反應(yīng)室抽真空到 1.3 Pa ；充 N2 氣或其它惰性氣體進(jìn)行吹洗；再抽真空到 1.3 Pa ； 完成淀積；關(guān)閉所有氣流，反應(yīng)室重新抽到1.3 Pa ;回充 N2 氣到 常壓，取出硅片。（3） 等離子體增強(qiáng) CVD（PECVD 淀積溫度低，冷壁等離子體反應(yīng)， 產(chǎn)生顆粒少，需要 少的清洗空間等等離子體