時(shí)序約束總結(jié)

1、很多人發(fā)貼，來(lái)信詢問(wèn)關(guān)于約束、時(shí)序分析的問(wèn)題，比如：如何設(shè)置 setup， hold 時(shí)間？如何使用全局時(shí)鐘和第二全局時(shí)鐘(長(zhǎng)線資 源)？如何進(jìn)行分組約束？如何約束某部分組合邏輯？如何通過(guò)約束保證異步 時(shí)鐘域之間的數(shù)據(jù)交換可靠？如何使用 I/O 邏輯單元內(nèi)部的寄存器資源？如何進(jìn) 行物理區(qū)域約束，完成物理綜合和物理實(shí)現(xiàn)？等等。為了解決大家的疑難，我們將逐一討論這些問(wèn)題。今天先討論一下約束的作用？有些人不知道何時(shí)該添加約束，何時(shí)不需要添加？有些人認(rèn)為低速設(shè)計(jì)不 需要時(shí)序約束？關(guān)于這些問(wèn)題，希望下面關(guān)于約束作用的論述能夠有所幫助！ 附加約束的基本作用有 3：(1)提高設(shè)計(jì)的工作頻率 對(duì)很多數(shù)字電路設(shè)

2、計(jì)來(lái)說(shuō)，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味 著高處理能力。通過(guò)附加約束可以控制邏輯的綜合、映射、布局和布線，以減 小邏輯和布線延時(shí)，從而提高工作頻率。(2)獲得正確的時(shí)序分析報(bào)告幾乎所有的FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲 得映射或布局布線后的時(shí)序分析報(bào)告，從而對(duì)設(shè)計(jì)的性能做出評(píng)估。靜態(tài)時(shí)序 分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確 輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析報(bào)告。指定FPGA/CPL引腳位置與電氣標(biāo)準(zhǔn)FPGA/CPLD的可編程特性使電路板設(shè)計(jì)加工和 FPGA/CPL設(shè)計(jì)可以同時(shí)進(jìn) 行，而不必等FPGA/CPLD引

3、腳位置完全確定，從而節(jié)省了系統(tǒng)開(kāi)發(fā)時(shí)間。這 樣，電路板加工完成后，設(shè)計(jì)者要根據(jù)電路板的走線對(duì)FPGA/CPLD加上引腳位置約束，使FPGA/CPLD與電路板正確連接。另外通過(guò)約束還可以指定 10引腳所 支持的接口標(biāo)準(zhǔn)和其他電氣特性。為了滿足日新月異的通信發(fā)展，Xilinx新型FPGA/CPLD可以通過(guò)I0引腳約束設(shè)置支持諸如 AGR BLVDS CTT GTLGTLP、HSTL、LDT、 LVCMOS、LVDC、I LVDS、LVPEC、L LVDSEX、T LVTTL、PCI、 PCIX SSTL ULVDS等豐富的IO接口標(biāo)準(zhǔn)。另外通過(guò)區(qū)域約束還能在FPGA上規(guī)劃各個(gè)模塊的實(shí)現(xiàn)區(qū)域，通過(guò)物

4、理布局 布線約束，完成模塊化設(shè)計(jì)等。貼 2：時(shí)序約束的概念和基本策略！時(shí)序約束主要包括周期約束（FFS到FFS即觸發(fā)器到觸發(fā)器）和偏移約束 （IPAD到FFS FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通 過(guò)附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過(guò)程，使設(shè)計(jì)達(dá)到時(shí) 序要求。例如用OFFSET_IN_BEFORE束可以告訴綜合布線工具輸入信號(hào)在時(shí)鐘 之前什么時(shí)候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個(gè)約束調(diào)整與IPAD相連的Logic Circuitry的綜合實(shí)現(xiàn)過(guò)程，使結(jié)果滿足 FFS的建立時(shí)間要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑 附

5、加專門(mén)約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的 同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的 PAD TO PA路徑附加約束。附加專門(mén)約束時(shí)，首 先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他 特殊路徑。貼3:周期（PERIOD的含義周期的含義是時(shí)序中最簡(jiǎn)單也是最重要的含義，其它很多時(shí)序概念會(huì)因?yàn)?軟件商不同略有差異，而周期的概念確是最通用的，周期的概念是 FPGA/ASIC 時(shí)序定義的基礎(chǔ)概念。后面要講到的其它時(shí)序約束都是建立在周期約束的基礎(chǔ) 上的，很多其它時(shí)序公式，可以用周期公式推導(dǎo)。周期

6、約束是一個(gè)基本時(shí)序和綜合約束，它附加在時(shí)鐘網(wǎng)線上，時(shí)序分析工 具根據(jù)PERIOD勺束檢查時(shí)鐘域內(nèi)所有同步元件的時(shí)序是否滿足要求。PERIOD約束會(huì)自動(dòng)處理寄存器時(shí)鐘端的反相問(wèn)題，如果相鄰?fù)皆r(shí)鐘相位相反， 那么它們之間的延遲將被默認(rèn)限制為 PERIOD勺束值的一半。如下圖所示，時(shí)鐘的最小周期為:TCLK = TCKO +TLOGIC +TNET +TSETUTPCLK_SKEWTCLK_SKEW =TCD2TCD1其中TCKO為時(shí)鐘輸出時(shí)間，TLOGIC為同步元件之間的組合邏輯延遲， TNET為網(wǎng)線延遲，TSETUP為同步元件的建立時(shí)間，TCLK_SKEV為時(shí)鐘信號(hào)延遲 的差別。這個(gè)帖子打

7、算先澄清一些時(shí)序約束的基本概念，然后將在綜合工具（Synplify Pro為例），設(shè)計(jì)平臺(tái)（ISE5.x 和 Quartus2.2 為例）的具體約束方法和技巧，然后將如何利用時(shí)序分析工具分析關(guān)鍵 路徑。如果沒(méi)有意外，應(yīng)該 30 多個(gè)帖子吧。仿真時(shí)序本來(lái)是Deve的老本行，隨時(shí)需要Deve加入一起把這個(gè)帖子辦好。歡迎大家暢談?dòng)^點(diǎn)，本站的版主，沖鋒啊，嘻嘻。貼 4：數(shù)據(jù)和時(shí)鐘之間的約束：OFFSET和 SETUP HOLD時(shí)間。為了確保芯片數(shù)據(jù)采樣可靠和下級(jí)芯片之間正確的交換數(shù)據(jù)，需要約束外 部時(shí)鐘和數(shù)據(jù)輸入輸出引腳之間的時(shí)序關(guān)系（或者內(nèi)部時(shí)鐘和外部輸入 /輸出數(shù) 據(jù)之間的關(guān)系，這僅僅是從采用了不

8、同的參照系罷了）。約束的內(nèi)容為告訴綜 合器、布線器輸入數(shù)據(jù)到達(dá)的時(shí)刻，或者輸出數(shù)據(jù)穩(wěn)定的時(shí)刻，從而保證與下 一級(jí)電路的時(shí)序關(guān)系。這種時(shí)序約束在 Xili nx 中用 Setup to Clock （edge）， Clock（ edge） to hold 等表示。在 Altera 里常用 tsu （Input Setup Times、th （Input Hold Times）、tco （Clock to Out Delays來(lái)表示。很多其它時(shí)序工具直接用 setup和hold表示。其實(shí) 他們所要描述的是同一個(gè)問(wèn)題，僅僅是時(shí)間節(jié)點(diǎn)的定義上略有不同。下面依次介紹。貼 5：關(guān)于輸入到達(dá)時(shí)間，這一貼估計(jì)

9、問(wèn)題比較多，看起來(lái)也比較累，但是 沒(méi)有辦法，這些都是時(shí)序的基本概念啊。搞不清楚，永遠(yuǎn)痛苦，長(zhǎng)痛不如短痛 了，呵呵。Xilinx 的輸入到達(dá)時(shí)間的計(jì)算 時(shí)序描述如圖所示：定義的含義是輸入數(shù)據(jù)在有效時(shí)鐘沿之后的TARRIVA時(shí)刻到達(dá)。貝打TARRIVAL=TCKO+TOUTPUT+TLOGIC 公式 1根據(jù)”貼3介紹的周期（Period）公式，我們可以得到：Tcko+Toutput+Tlogic+Tinput+Tsetup-Tclk_skew二Tel公式 2將公式 1 代入公式 2：Tarrival+Tinput+Tsetup-Tclk_skew二Tel而 Tclk_skew滿足時(shí)序關(guān)系后為負(fù)，

10、所以TARRIVAL +TINPUT+TSETUP TC公式 3，這就是Tarrival應(yīng)該滿足的時(shí)序關(guān)系。其中TINPUT為輸入端的組合邏輯、 網(wǎng)線和PAD的延遲之和，TSETUP為輸入同步元件的建立時(shí)間。貼 6 數(shù)據(jù) xx 和數(shù)據(jù)到達(dá)時(shí)間的關(guān)系：TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值 TDELAY_MAXf輸入數(shù)據(jù)到 達(dá)時(shí)間TARRIVA的關(guān)系如圖2所示。也就是說(shuō)：TDELAY_MAX+TARRIVAL二TPERIO!式 4所以：TDELAYTDELAY_MAX=TPERIOTDARRIVAL帖 7 要求輸出的穩(wěn)定時(shí)間從下一級(jí)輸入端的延遲可以計(jì)算出當(dāng)前設(shè)計(jì)輸出的數(shù)據(jù)必須在何時(shí)穩(wěn)定下

11、 來(lái)，根據(jù)這個(gè)數(shù)據(jù)對(duì)設(shè)計(jì)輸出端的邏輯布線進(jìn)行約束，以滿足下一級(jí)的建立時(shí) 間要求，保證下一級(jí)采樣的數(shù)據(jù)是穩(wěn)定的。計(jì)算要求的輸出穩(wěn)定時(shí)間如圖所示。公式的推導(dǎo)如下：定義：TSTABLE = TLOGIC +TINPUT +TSETUP從前面帖子介紹的周期（Period）公式，可以得到（其中TCLK_SKEWTCLK1 TCLK2：）TCLK= TCK6 TOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW將TSTABLE勺定義代入到周期公式，可以得到：TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW所以，TCKO +TOUTPUT+TSTABLETCLK

12、這個(gè)公式就是TSTABL必須要滿足的基本時(shí)序關(guān)系，即本級(jí)的輸出應(yīng)該保 持怎么樣的穩(wěn)定狀態(tài)，才能保證下級(jí)芯片的采樣穩(wěn)定。有時(shí)我們也稱這個(gè)約束 關(guān)系是輸出數(shù)據(jù)的保持時(shí)間的時(shí)序約束關(guān)系。只要滿足上述關(guān)系，當(dāng)前芯片輸 出端的數(shù)據(jù)比時(shí)鐘上升沿提早 TSTABLE時(shí)間穩(wěn)定下來(lái)，下一級(jí)就可以正確地采 樣數(shù)據(jù)。其中TOUTPUT為設(shè)計(jì)中連接同步元件輸出端的組合邏輯、網(wǎng)線和PAD的延遲之和，TCKQ為同步元件時(shí)鐘輸出時(shí)間。這里的概念介紹比較繁復(fù)，但是如果想掌握數(shù)據(jù)與時(shí)鐘關(guān)系的基本約束， 就必須搞清楚這些概念，下一帖介紹這些概念的具體應(yīng)用，實(shí)施上述約束的方 法和具體命令。轉(zhuǎn)貼 lipple 的問(wèn)題：請(qǐng)問(wèn)斑竹上面幾

13、貼那些延時(shí)屬于 setup，哪些屬于hold啊其中TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值與輸入數(shù)據(jù)到達(dá)時(shí)間 TARRIVA的關(guān)系如帖6所述：TDELAY_MAX + TARRIVAL = TPER所以,TDELAY TPERIOD - TARRIVAL = 20 - 14 =6 ns.輸出偏移約束例：設(shè)時(shí)鐘周期為20ns,后級(jí)輸入邏輯延時(shí)TINPUT為4ns、建立時(shí)間TSETUP 為1ns，中間邏輯TLOGIC勺延時(shí)為10ns，那么TSTABLE=15,于是可以在數(shù)據(jù) 輸入引腳附力口 NET DATA_OUT FFET=OUT5ns BEFORE CL約束，也可以直接 對(duì)芯片內(nèi)部的輸出

14、邏輯直接進(jìn)行約束，NET DATA_OUT FFET=OUTOUTPUT_DELAY AFTER CL，K其中TOUTPUT_DELA為要求的芯片內(nèi)部輸出延遲，其最大值與要求的輸出 數(shù)據(jù)穩(wěn)定時(shí)間TSTABL的關(guān)系為：TOUTPUT_DELAY_MAX+TSTABLE= TPERIOD.TOUT_DELAY TPERIOD - TSTABLE = 20 - 15 = 5ns這些概念和推導(dǎo)有些枯燥和乏味，但是如果要掌握好數(shù)據(jù)與時(shí)鐘之間的約 束，就要耐心看下去，明天介紹一下 Altera 的相關(guān)約束方法。帖 9 Altera 對(duì)應(yīng)的時(shí)序概念這兩天太忙了，帖子上的有些慢，請(qǐng)朋友們?cè)?，我?huì)盡量按照計(jì)劃

15、寫(xiě)完 這個(gè)主題的。前面8個(gè)帖子介紹了一些時(shí)序概念，有的是 FPGA/ASI(設(shè)計(jì)的一般性時(shí)序 概念，有的為了方便敘述，主要介紹了 Xilinx對(duì)應(yīng)的這些時(shí)序概念，和具體的約 束熟悉。下面幾個(gè)帖子主要介紹 Altera 對(duì)應(yīng)的這些時(shí)序概念和約束方法。前面首先介紹的第一個(gè)時(shí)序概念是周期，Period，這個(gè)概念是FPGA/ASICS用的一個(gè)概念，各方的定義相當(dāng)統(tǒng)一，至多是描述方式不同罷了，所有的 FPGA 設(shè)計(jì)都首先要進(jìn)行周期約束，這樣做的好處除了在綜合與布局布線時(shí)給出規(guī)定 目標(biāo)外，還能讓時(shí)序分析工具考察整個(gè)設(shè)計(jì)的Fmax等。Altera 的周期定義如圖所示，公式描述如下：Clock Period

16、= Clk-to-out + Data Delay + Setup Time - Clk SkeWW，Tclk= Tco+ B+ Tsu-(E-C)Fmax= 1/Tclk一個(gè)設(shè)計(jì)的Fmax在時(shí)序報(bào)告，或者在圖形界面觀察。以 Quartus2為例， 在圖形界面的觀察方法是，編譯實(shí)現(xiàn)完成后，展開(kāi) Compilation Report下面的 Timi ng An alyses 單擊 Fmax( n ot in elude delays to / from pi ns) 即可。在詳細(xì)報(bào) 告窗口可以觀察到影響周期惡化的 10 條最差時(shí)序路徑，根據(jù)這些信息可以找出 關(guān)鍵路徑，進(jìn)行時(shí)序分析。關(guān)于時(shí)序分析和

17、關(guān)鍵路徑改進(jìn)等內(nèi)容在后面的帖子會(huì)有專門(mén)的討論，暫時(shí) 不做進(jìn)一步介紹。貼 10Clock Setup Time (tsu)要想正確采樣數(shù)據(jù)，就必須使數(shù)據(jù)和使能信號(hào)在有效時(shí)鐘沿到達(dá)前就準(zhǔn)備 好，所謂時(shí)鐘建立時(shí)間就是指時(shí)鐘到達(dá)前，數(shù)據(jù)和使能已經(jīng)準(zhǔn)備好的最小時(shí)間 間隔。如圖 1 所示：注：這里定義 Setup 時(shí)間是站在同步時(shí)序整個(gè)路徑上的，需要區(qū)別的是另一個(gè) 概念Micro tsu。Micro tsu指的是一個(gè)觸發(fā)器內(nèi)部的建立時(shí)間，它是觸發(fā)器的固 有屬性，一般典型值小于12nso在Xilinx等的時(shí)序概念中，稱 Altera的Micro tsu為setup時(shí)間，用Tsetup表示，請(qǐng)大家區(qū)分一下?；?/p>

18、到 Altera 的時(shí)序概念， Altera 的 tsu 定義如下：tsu = Data Delay -Clock Delay + Micro tsu貼11Clock Hold Time tH時(shí)鐘保持時(shí)間是只能保證有效時(shí)鐘沿正確采用的數(shù)據(jù)和使能信號(hào)的最小穩(wěn) 定時(shí)間。其定義如圖 2所示。定義的公式為：tH= Clock Delay-Data Delay + Micro tH注：其中 Micro tH 是指寄存器內(nèi)部的固有保持時(shí)間，同樣是寄存器的一個(gè)固有 參數(shù)，典型值小于1 2ns。貼12Clock-to-Output Delay（tco）這個(gè)時(shí)間指的是當(dāng)時(shí)鐘有效沿變化后，將數(shù)據(jù)推倒同步時(shí)序路徑的輸出端 的最小時(shí)間間隔。如圖 3 所示。tco = Clock Delay + Micro tco + Data Delay注：其中 Micor tco 也是一個(gè)寄存器的固有屬性，指的是寄存器相應(yīng)時(shí)鐘有效 沿，將數(shù)據(jù)送到輸出端口的內(nèi)部時(shí)間參數(shù)。它與Xilinx的時(shí)序定義中，有一個(gè)概念叫 Tcko 是同一個(gè)概念。Pin to Pin Delay （tpd ）tpd 指輸入管腳通過(guò)純組合邏輯到達(dá)輸出管腳這段路徑的延時(shí)，特別需要