基于Verilog-HDL的信號發(fā)生器的設(shè)計Word版

1、基于Verilog HDL的信號發(fā)生器的設(shè)計一、實驗?zāi)康膽?yīng)用Verilog進(jìn)行編寫四種波形發(fā)生的程序，并結(jié)合DE2板與DVCC實驗板上的D/A轉(zhuǎn)換器在示波器顯示出波形。初步了解Verilog的編程及DE2板的應(yīng)用，加強(qiáng)對其的實際應(yīng)用操作能力。二、實驗原理實驗程序分為三部分：第一、 通過計數(shù)器實現(xiàn)內(nèi)置信號分頻，并通過外置開關(guān)調(diào)節(jié)頻率來控制輸出波形的頻率。第二、 設(shè)定ROM中的數(shù)值，將波形數(shù)據(jù)存儲到ROM中。第三、 設(shè)定波形選擇開關(guān)?？傮w設(shè)計方案及其原理說明：FPGA圖 1-1 系統(tǒng)總體設(shè)計方案DDS是一種把數(shù)字信號通過數(shù)/模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號的合成技術(shù)。它由相位累加器、相幅轉(zhuǎn)換函數(shù)表、D/A轉(zhuǎn)

2、換器以及內(nèi)部時序控制產(chǎn)生器等電路組成。參考頻率f_clk為整個合成器的工作頻率,輸入的頻率字保存在頻率寄存器中,經(jīng)位相位累加器,累加一次,相位步進(jìn)增加,經(jīng)過內(nèi)部ROM波形表得到相應(yīng)的幅度值,經(jīng)過D/A轉(zhuǎn)換和低通濾波器得到合成的波形。p為頻率字,即相位增量;參考頻率為_clk;相位累加器的長度為位,輸出頻率_out為：f_out輸出信號的頻率； N相位累加器的位數(shù)；p頻率控制字（步長）； f_clk基準(zhǔn)時鐘頻率。 圖1-2 四種波形單周期的取樣示意圖段地址 基地址 D7 D6 D5 D4 D3 D2 D1 D0 00 00010 00 00117 00 01015 00 01117 00 100

3、10 00 1013 00 1105 00 1113 01 0003 01 0013 01 0103 01 011 3 01 1001 01 1011 01 1101 01 1111 10 0000 10 0015 10 01010 10 011 15 10 10020 10 10125 10 11030 10 11135 11 00035 11 00130 11 01025 11 011 20 11 10015 11 10110 11 1105 11 1110 圖1-3 函數(shù)查找表的設(shè)計三、實驗內(nèi)容程序編碼：module dds(f_clk,p,choose,data);/端口設(shè)定input

4、 5:0 p; /頻率控制字input1:0 choose; /波形選擇input f_clk; /內(nèi)置晶振output 7:0 data;wire 7:0data;reg 5:0 addr,address;reg 5:0 i;reg f_out;initial begin i=0; addr=0; f_out=0; endalways (posedge f_clk) /利用計數(shù)器實現(xiàn)任意分頻begin if(i=p) /設(shè)定頻率控制字pbegin i=0;f_out=f_out;end elsei=i+1;endfunction 7:0 romout; /ROM的設(shè)定 input5:0 ad

5、dress;case(address) /各波形初值的預(yù)裝入0 : romout = 10; /正弦波初值1 : romout = 17;2 : romout = 15;3 : romout = 17;4 : romout = 10;5 : romout = 3;6 : romout = 5;7 : romout = 3;8 : romout = 3; /方波初值9 : romout = 3;10: romout = 3;11: romout = 3;12: romout = 1;13: romout = 1;14: romout = 1;15: romout = 1;16 : romout

6、= 0; /正三角波初值17 : romout = 5;18 : romout = 10;19 : romout = 15;20 : romout = 20;21 : romout = 25;22 : romout = 30;23 : romout = 35;24 : romout = 35; /反三角波初值25 : romout = 30;26 : romout = 25;27 : romout = 20;28 : romout = 15;29 : romout = 10;30 : romout = 5;31 : romout = 0; default : romout = 10hxx;en

7、dcaseendfunctionalways(posedge f_out) begin if(addr=8) /波形數(shù)據(jù)切換 addr=0; else addr=addr+1; case(choose) /波形選擇開關(guān)設(shè)定 0: address=addr; 1: address=addr+8; 2: address=addr+16; 3: address=addr+24; endcase end assign data = romout(address);/將ROM中對應(yīng)數(shù)據(jù)傳遞輸出端口data輸出endmodule四、實驗截圖1.正弦波示意圖：(choose=0時的波形數(shù)值)2.方波示意圖：

8、（choose=1時的波形數(shù)值）3.正三角波示意圖：（choose=2時的波形數(shù)值）4.反三角波示意圖:（choose=3時的波形數(shù)值）五、實驗總結(jié)通過這次期末實驗，更進(jìn)一步認(rèn)識了Verilog語言的使用，詳細(xì)了解了整個設(shè)計制作和仿真流程，獨(dú)立思考并通過一步步的調(diào)試，逐步摸索和進(jìn)一步優(yōu)化程序最終完成實驗，鍛煉了邏輯思維能力。實驗綜合性較強(qiáng)，在實驗中涉及了本學(xué)期多個知識點(diǎn)： always語句；initial語句；ifelse語句；case語句；傳遞函數(shù)assign；function說明語句。在測試和調(diào)整程序時發(fā)現(xiàn)一些容易犯錯的問題：第一、 用case語句取代了定義ROM造成了數(shù)據(jù)開始并沒有固化在ROM中而是從程序中寫入再讀出。（解決辦法：用function語句對ROM進(jìn)行定義并裝初值）第二、 應(yīng)該注意傳遞函數(shù)中的輸出端口應(yīng)該是wire型的，如果定義為reg將會出錯。第三、 開始時波形數(shù)據(jù)按照圖放入初值時，有負(fù)數(shù)、小數(shù)等，當(dāng)裝入負(fù)數(shù)小數(shù)后在仿真中無法正確顯示數(shù)字。（解決辦法：將波形平移擴(kuò)大將小數(shù)和負(fù)數(shù)換算成整數(shù)裝入即可顯示波形數(shù)據(jù)）第四、 關(guān)鍵的問題是怎樣實現(xiàn)尋址的操作，首先是定義一個從07的循