恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的設(shè)計(jì)

1、課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)名稱:計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目:恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的設(shè)計(jì)（系）：業(yè):級(jí):號(hào):名:指導(dǎo)教師:完成日期:第1章總體設(shè)計(jì)方案1.1設(shè)計(jì)原理1.2設(shè)計(jì)思路1.3設(shè)計(jì)環(huán)境第2章詳細(xì)設(shè)計(jì)方案2.1頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn).2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件.2.1.2器件的選擇與引腳鎖定.2.1.3編譯、綜合、適配2.2功能模塊的設(shè)計(jì)與實(shí)現(xiàn)2.2.1寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn).2.2.2數(shù)據(jù)選擇器模塊的設(shè)計(jì)與實(shí)現(xiàn)2.2.3補(bǔ)碼器模塊的設(shè)計(jì)與實(shí)現(xiàn).2.2.4加法器模塊的設(shè)計(jì)與實(shí)現(xiàn).2.2.5移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)2.3仿真調(diào)試第3章編程下載與硬件測(cè)試.4.4.5.6.6.6

2、.813151619223.1編程下載3.2硬件測(cè)試及結(jié)果分析參考文獻(xiàn)222224附錄（電路原理圖）25-I-第1章 總體設(shè)計(jì)方案第1章總體設(shè)計(jì)方案1.1設(shè)計(jì)原理定點(diǎn)原碼一位除法器的原理是根據(jù)人工進(jìn)行二進(jìn)制除法的規(guī)則：判斷被除數(shù) 與除數(shù)的大小，若被除數(shù)小，則上商0,并在余數(shù)最低位補(bǔ)0,再用余數(shù)和右移一 位的除數(shù)比，若夠除，則上商1,否則上商0。然后繼續(xù)重復(fù)上述步驟，直到除盡（即余數(shù)為0）或已得到的商的位數(shù)滿足精度要求為止。上述計(jì)算方法要求加法器的位數(shù)為除數(shù)位數(shù)的兩倍。另外，上商0還是1是計(jì)算者用觀察比較的辦法確定的，而計(jì)算機(jī)只能用做減法判斷結(jié)果的符號(hào)為負(fù)還 是為正來(lái)確定。當(dāng)差為負(fù)時(shí)，上商為 0

3、,同時(shí)還應(yīng)把除數(shù)再加到差上去，恢復(fù)余 數(shù)為原來(lái)的正值之后再將其左移一位。若減得的差為 0或?yàn)檎禃r(shí)，就沒(méi)有恢復(fù)余數(shù)的操作，上商為1，余數(shù)左移一位。1.2設(shè)計(jì)思路定點(diǎn)原碼一位除法的計(jì)算有恢復(fù)余數(shù)和加減交替兩種算法，商的符號(hào)為除數(shù) 與被除數(shù)兩符號(hào)位的異或值，數(shù)值則為兩數(shù)絕對(duì)值相除后的結(jié)果。此設(shè)計(jì)方案僅 采用恢復(fù)余數(shù)法進(jìn)行設(shè)計(jì)。該方案的整體設(shè)計(jì)主要包含五個(gè)部分，分別是寄存器、 數(shù)據(jù)選擇器、補(bǔ)碼器、加法器以及移位寄存器。寄存器 數(shù)據(jù)選擇器選擇數(shù)據(jù)寄存器：寄存被除數(shù) X和余數(shù)的其中一個(gè)，6位進(jìn)制數(shù)（包含2位符號(hào)位），D觸發(fā)器，上 升沿觸發(fā);除數(shù)寄存器:余數(shù)寄存器:寄存除數(shù)丫，6位二進(jìn)制數(shù)（包含2位符號(hào)位

4、），D觸發(fā)器,上升沿觸發(fā);寄存余數(shù)，6位二進(jìn)制數(shù)（包含2位符號(hào)位），D觸發(fā)器,上升沿觸發(fā);數(shù)據(jù)選擇器-3-選擇器A :“與”門(mén)邏輯電路，選擇輸出0和除數(shù)丫的其中一個(gè)。當(dāng)輸入低電平時(shí)，輸出0;當(dāng)輸入高電平時(shí)，輸出除數(shù) 丫 ；選擇器B:“與”門(mén)邏輯電路，選擇輸出被除數(shù) X和余數(shù)的其中一個(gè)。當(dāng)輸入低電平時(shí)，輸出被除數(shù)；當(dāng)輸入高電平時(shí)，輸出余數(shù);補(bǔ)碼器:將除數(shù)丫的4位有效二進(jìn)制數(shù)取反加一，求其Y補(bǔ);加法器加法器A :將數(shù)據(jù)選擇器選擇數(shù)據(jù)寄存器中的值和 訐補(bǔ)求和，判斷結(jié) 果正負(fù)，決定上商0還是上商1;加法器B :若加法器A中的結(jié)果為負(fù)，將結(jié)果加除數(shù) 丫，恢復(fù)余數(shù);移位寄存器移位寄存器：實(shí)現(xiàn)移位功能，將被

5、除數(shù)（余數(shù)）左移;商移位寄存器：寄存每一次計(jì)算所得的商，依次左移得到最終結(jié)果商?；謴?fù)余數(shù)法定點(diǎn)原碼一位除法器的底層、頂層的設(shè)計(jì)都采用原理圖設(shè)計(jì)輸入方式，經(jīng)編譯、調(diào)試后形成*bit文件并下載到FPGA XCV200可編程邏輯芯片中, 經(jīng)硬件測(cè)試驗(yàn)證設(shè)計(jì)的正確性。其原理框圖如圖1.1所示。圖1.1恢復(fù)余數(shù)法除法器的原理框圖第2章詳細(xì)設(shè)計(jì)方案FPGA實(shí)驗(yàn)板、微硬件環(huán)境：偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀、機(jī);B回區(qū)CDP2DQMI j9機(jī)££!虛JEM 賓於統(tǒng) 南點(diǎn)儒備實(shí)JE 右 IS茲F ttt, Tavc-cn, co=fc» 4躱益，匚編迪 運(yùn)fi(E幫跡

6、綱卓I & g爲(wèi)酹列喇-16-eo102U3Uuu506n70 RD 90 AO BU CUoaeoeoeoeo 00 oe oaeoeaeooB 00 ae UO DU OU DU OU Ou Utl UU DD OU DD UO EfU DU UU UD DU DD QD UD QU DD DD DD DD DD DD DD nn nn no dd dd no na nn nn nn nn no no na nn nn nn nn nn nn nn noeoeoeoeo ao oe oaeoeaeooB 00 ae ua tfO oa tfO eo 00 oe UO OD OU O

7、D aU CfU DUae II嚴(yán) ac iiLOU IDU IDU I DD I no Ina I na IQO I96 I oeiQU I F捋禽系(S 訕»»庫(kù)踉晾 朋記符00 FUXKCDFFFF I祥仝I指寒奇與器TaPCM廠PC:CC 業(yè)：00A:OOAFDSI-OON.ODur.ooEM:OOIR.DOuM- Ca FFFFPC-noMAR DOIReqRTlELP*:» C.Q l：a Ml.00LOO I I O:Q0 I I Fi:00BC? Rs /ALIJA;00J|-| ROtOO-| R1:00-| B200 |-IlAck詼岀RlDD

8、RTQ DBUSFFASUS:O050HAMH HAME OLTTEH STEM KM 寸 而 戸 F 巨Rl .00 £2.CIO fia：CM I£:OOMX¥ST:OOCIT FEMM2 XI£0WEH 砸 M S2 SI 而 肓 F 而IA:E> ttJkE:CCns：co OLJTiDDkBLTS.DD CBirS.FF IBUE.QQ L.CEDA 環(huán)境：Xilinx Foundation F3.1 設(shè)計(jì)工具、COP2000仿真軟件。相 k»he - V2KPQ240-1I - ProjectFile D(Xijm 即 I 矗

9、 w Project LoipleenUlion Tools Help 01 引I曲I 1.1 -,l 二I I 耀I(xiàn)FJm Wraioni 口 eaheQ keshf sellB a/kesheae keahe¥ airriprirriB B dit関.Flow Donten 區(qū) Rtpcrh. 5呻4® ®DtiiAa gTAvI*Simulation賽匱HPif HrUTATTOM JS r CPftOCfrfBlHHlWGI*陵VFB-lftcbtt 口 hPern rem PemPernPenn.taitXiiiriH Foundafiw F3.ii-M

10、&&saQA£- HonJaii 10 oe.-*9.oo 2(HH):Cipening pKip&ct (TlSytawe'iprojectaLxjrigyice&rie.Design Trtrt sehfrmartic:Reading XllinK projetl.圧E irrternal error 101Cdtixde-'第2章詳細(xì)設(shè)計(jì)方案2.1頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)設(shè)計(jì)采用自上而下的設(shè)計(jì)方法，頂層方案圖實(shí)現(xiàn)恢復(fù)余數(shù)法定點(diǎn)原碼一位除法器的邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于 FPGA XV200可 編程邏輯芯片。在

11、完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到 FPGAXV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件頂層圖形文件主要由三個(gè)寄存器模塊 （U2、U5、U7）、兩個(gè)數(shù)據(jù)選擇器模塊、 一個(gè)補(bǔ)碼器模塊、兩個(gè)加法器模塊以及兩個(gè)移位寄存器模塊組裝而成的一個(gè)完整 的設(shè)計(jì)實(shí)體?？衫肵ilinx Foundation F3.1模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件結(jié)構(gòu)如圖2.1所示。P213P103P102P101P100LOOP 了 3LOU LOG LOG LOC LOG：LOC=P 盯 LOC=P9e LOOP 盯 LOC=PS6LOC=P85LOC=PS4 LOC=P

12、82 LOC=PS1SSOCLKS1BDB2B1S3日2OUTflB3OUTIB4CXJT205ounADOiliA1oursA2A3斗4A5554492813o2113o5zi8s723230303212120260617112121212212122211212P P P P P P P PPPPPPPPPPPPP圖2.1定點(diǎn)原碼一位除法器頂層圖形文件結(jié)構(gòu)圖 2.1 中 P81、P82、P84、P85、P86、P87為從高位到低位被除數(shù)輸入端;P96、P97、P100、P101、P102、P103為從高位到低位除數(shù)輸入端；P213為脈沖信號(hào)輸入端；P73為始能端，開(kāi)始時(shí)為低電平，以后一直處

13、于高電平;P217、P218、P231、P232、P234、P235P220 P221、P222、P223為從高位到低位余數(shù)輸出端;為從高位到低位商的輸出端。2.1.2器件的選擇與引腳鎖定(1)器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福 COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和 FPGAXV200實(shí)驗(yàn)板，故采用的目標(biāo)芯片為 Xlinx FPGA XV200可編程邏輯芯片。(2)引腳鎖定把頂層圖形文件中的輸入/輸出信號(hào)安排到Xlinx FPGA XV200芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及Xlinx FPGA XV200芯片引腳對(duì)應(yīng)關(guān)系如表2.1所示。元件符號(hào)中的輸入/輸出信號(hào)FPGA芯片

14、引腳A5P81A4P82A3P84A2P85A1P86A0P87CLKP 213SP73B5P96B4P97B3P100B2P101B1P102B0P103OUT5P178/P217OUT4P184/P218OUT3P185/P220OUT2P203/P221OUT1P111/P222OUT0P110/P223S3P108/P231S2P109/P232S1P124/P234S0P125/P235表2.1信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系2.1.3編譯、綜合、適配利用Xilinx FoundationF3.1編譯器對(duì)頂層圖形文件進(jìn)行編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時(shí)序仿真的文件和器件下載編

15、程文件。2.2功能模塊的設(shè)計(jì)與實(shí)現(xiàn)定點(diǎn)原碼一位除法器(恢復(fù)余數(shù))的底層圖形文件是由10個(gè)模塊組裝而成的一個(gè)完整的設(shè)計(jì)實(shí)體?？衫?Xilinx Foundation F3.1 ECS模塊實(shí)現(xiàn)底層圖形文件的設(shè)計(jì)，底層模塊包括三個(gè)寄存器模塊、兩個(gè)數(shù)據(jù)選擇器模塊、一個(gè)補(bǔ)碼器模塊、兩個(gè)加法器模塊以及兩個(gè)移位寄存器模塊，由Xilinx FPGA XV200可編程邏輯芯片分別實(shí)現(xiàn)。2.2.1寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)(1) 創(chuàng)建寄存器原理圖內(nèi)部主要用到D觸發(fā)器，當(dāng)上升沿到來(lái)時(shí),輸出與 D端相同值，下降沿時(shí),保持?jǐn)?shù)值不變，實(shí)現(xiàn)寄存功能。其原理圖如圖2.2所示。FD圖22寄存器原理圖(2) 創(chuàng)建元件圖形為了能在圖

16、形編輯器(原理圖設(shè)計(jì)輸入方式)中調(diào)用此芯片，需要為A1芯片創(chuàng)建一個(gè)元件圖形，可用 Xilinx Foundation F3.1編譯器的Create Symbol模塊實(shí)現(xiàn)，CLOCK為控制端，B0B5為輸入端，F(xiàn)0F5為輸出端。其元件圖形如 圖2.3所示。(3) 功能描述：上升沿觸發(fā)，用于寄存數(shù)據(jù)。三個(gè)寄存器分別寄存通過(guò)數(shù)據(jù)選擇 器選擇的被除數(shù)和余數(shù)的其中一個(gè)，除數(shù)還有余數(shù)。BOFOB1F1B2F2B3F3B4F4B5F5CLOCKREGISTER圖2.3寄存器元件圖形符號(hào)Xili nx(4)功能仿真對(duì)創(chuàng)建的寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Foundation F3.1編譯器Si

17、mulator模塊實(shí)現(xiàn)。其仿真圖如圖2.4所示。SOOns lus 1. Sus 2us 2.5us EumBteO.,(hex)#6Cs01CLOCKCsBFO. (hex)#610.0QO 磽I I U I I I I II I I II II I I H H I I I I I I I H I II n II I I I H I I I I I I I I I I I I Hi II I II il I I I H I I I I I I I I uJU圖2.4寄存器仿真圖222數(shù)據(jù)選擇器模塊的設(shè)計(jì)與實(shí)現(xiàn)1.選擇器A (選擇輸出0和除數(shù)Y)(1) 創(chuàng)建選擇器模塊原理圖選擇器內(nèi)部主要由與門(mén)

18、構(gòu)成，控制信號(hào)分別與各輸入數(shù)據(jù)相與，因此當(dāng)控制信號(hào)為電平時(shí)，輸出都為 0,當(dāng)控制信號(hào)為高電平時(shí)，輸出為輸入數(shù)據(jù)。其原理圖如圖2.5所示。IFOF1F2F3F+F&圖2.5選擇器模塊原理圖(2) 創(chuàng)建元件圖形H0H5為輸入端，F(xiàn)0F5為輸出端，C為控制端。其元件圖如圖2.6所示。H'OF0H1F1H2F2H3F3H4F4H5F5CSELECT圖2.6選擇器模塊元件圖形符號(hào)(3) 功能描述：當(dāng)控制信號(hào)為高電平時(shí)，輸出為輸入值除數(shù)丫 ；當(dāng)控制信號(hào)為低電平時(shí)，輸出全為0。實(shí)現(xiàn)當(dāng)余數(shù)為負(fù)時(shí)將其恢復(fù)為正數(shù)的功能。Xili nx(4)功能仿真對(duì)創(chuàng)建的選擇器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性

19、，可用Foundation F3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.7所示。Sus|丨，I 古errsSOna/diy I-LLLi|dOOns lus l.Sus 2us3u33. Sus 4us0.0 |i I I IIIIIIIIIIIII ii IIIIIII ii IIIIIIIIII ii II i I i 1111 i I li II IIII li II li I III IIIIII li li li li I li II I 11 I 1111 I I I 11 I I I 11 I 11111 I I 11 I I I I2.數(shù)據(jù)選擇器B (二選一數(shù)據(jù)

20、選擇器：選擇輸出被除數(shù) X和余數(shù))(1) 創(chuàng)建二選一數(shù)據(jù)選擇器原理圖二選一數(shù)據(jù)選擇器內(nèi)部主要利用六個(gè)二選一芯片，當(dāng)控制信號(hào)為高電平時(shí),選擇B，輸出B中數(shù)據(jù)；當(dāng)控制信號(hào)為低電平時(shí)，選擇 A，輸出為A中數(shù)據(jù)。其原理圖如圖2.8所示。U1圖2.8二選一數(shù)據(jù)選擇器原理圖C2C3C4C5其中，數(shù)據(jù)選擇器邏輯框圖如圖2.9所示。S >AND2圖2.9二選一數(shù)據(jù)選擇器邏輯框圖(2) 創(chuàng)建元件圖形A、B、ASA5、BOB5為輸入端，S、C(C5為輸出端，CO為控制端。其元件圖如圖2.10所示。soCOAOC1AllC2A2C3A3C4A4C5ASBOBlB2B3B4B5CHOOSE6圖2.10二選一數(shù)據(jù)

21、選擇器元件圖形符號(hào)功能描述：實(shí)現(xiàn)對(duì)兩組數(shù)據(jù)的二選一功能，每一時(shí)刻只能輸出兩組數(shù)據(jù)中 的一組，選擇被除數(shù)和余數(shù)的其中一個(gè)。(4)功能仿真對(duì)創(chuàng)建的二選一數(shù)據(jù)選擇器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinx FoundationF3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.11所示。Sanj/dlv U±JJI i 1 1 1 1 i 1 1111 o 0 0 0 0-0 i-OL2345O 12 3450 12 3450aaaaaaebbb&bccccccsaOOfia lya 1. Sus 2ua X -Sus0.0 Ml II JI I I IIIL

22、HI I I I III I 11 li I II II1 n 0 IIIIH I | III 11II1111III) I I 11II1111II1111 11IIILIII LI I 111III I IIII t III 11 ii 111 t 111 I I圖2.11二選一數(shù)據(jù)選擇器仿真圖2.2.3補(bǔ)碼器模塊的設(shè)計(jì)與實(shí)現(xiàn)(1) 創(chuàng)建補(bǔ)碼器原理圖B0B1B203補(bǔ)碼器模塊內(nèi)部用到了一個(gè) ADD4芯片，以對(duì)除數(shù)丫求其Y補(bǔ)，通過(guò)對(duì)輸入的二進(jìn)制數(shù)的四位有效數(shù)字實(shí)行取反加 1操作。其原理圖如圖2.12所示。(2) 創(chuàng)建元件圖形丫0丫3為輸入端，B0B3為輸出端。其圖形如圖2.13所示。Y0B0

23、Y1B1Y2B2Y3B3A0圖 2.13補(bǔ)碼器模塊元件圖形符號(hào)(3)功能描述：對(duì)輸入的除數(shù)得丫補(bǔ)。丫的四位有效二進(jìn)制數(shù)，進(jìn)行取反加1操作，求Xili nx(4)功能仿真Foundation F3.1編譯器Simulator模塊實(shí)現(xiàn)，丫3為高位，B3也為高位。仿真結(jié)圖2.14 補(bǔ)碼器模塊仿真圖對(duì)創(chuàng)建的補(bǔ)碼器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用第2章詳細(xì)設(shè)計(jì)方案2.2.4加法器模塊的設(shè)計(jì)與實(shí)現(xiàn)(1)創(chuàng)建加法器原理圖加法器內(nèi)部主要用到 ADDS加法芯片以及一些與非門(mén)，先將輸入的六位二進(jìn)制數(shù)轉(zhuǎn)換成八位，即在高位加兩個(gè)零，然后進(jìn)行加法運(yùn)算。最后，將得到的數(shù)據(jù)輸出低六位。其原理圖如圖2.15所示。(

24、2)創(chuàng)建元件圖形50515253S52.16所示。-17-為了能在圖形編輯器(原理圖設(shè)計(jì)輸入方式)中調(diào)用此芯片，需要為FPGAXV200芯片創(chuàng)建一個(gè)元件圖形，可用Xilinx Foundation F3.1編譯器的CreateSymbol模塊實(shí)現(xiàn)，A0A5、B0B5是輸入端，S0S5是輸出端。其元件圖形如圖第2章詳細(xì)設(shè)計(jì)方案AOSOAlSIA2S2A3S3A4S4A5S5BOBlB2B3B4B5ADD6圖2.16 加法器元件圖形符號(hào)(3) 功能描述：輸入兩組數(shù)據(jù)，對(duì)其求和。兩個(gè)加法器分別將數(shù)據(jù)選擇器選擇數(shù)據(jù)寄存器中的值和訐補(bǔ)求和以及所得余數(shù)為負(fù)時(shí)將余數(shù)和 丫以恢復(fù)余數(shù)的求和。Xili nx(4

25、)功能仿真對(duì)創(chuàng)建的加法器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用0DBA7.(heK沖8Cs3BB7 . . .(hex)#8Cs2BS? . . . (heK)Jf86LU山叫 SOna/divFoundation F3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.17所示。&OOT13 lus 1. Sus 2us 2* Sus 3us02K2DFIChihe 畑X23I I I I II 11 II II I I I H I I I I I I L I U I I I I I I I I I I I I I I I I I I I I I I I I I II 11

26、I I I I I H I I I I I I I I U I2.2.5移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)1.移位寄存器(1)創(chuàng)建移位寄存器原理圖圖2.17 加法器仿真圖-19-第2章詳細(xì)設(shè)計(jì)方案01B2t>B3移位寄存器內(nèi)部主要用到了與門(mén)和非門(mén)，依次將數(shù)據(jù)從低位傳給高位，最低位補(bǔ)零。其原理圖如圖2.18所示。AO >AND2Al D>AND2-24-AND2AND2B4vcc圖2.18 移位寄存器原理圖(2)創(chuàng)建元件圖形AOBOA1B1IA2B2A3B3A4B4B5SHL圖2.19移位寄存器元件圖形符號(hào)為了能在圖形編輯器(原理圖設(shè)計(jì)輸入方式)中調(diào)用此芯片，需要為 YIWEI芯片創(chuàng)建

27、一個(gè)元件圖形，可用Xilinx Foundation F3.1編譯器的Create Symbol 模塊實(shí)現(xiàn)，A0A4是輸入端，B0B5是輸出端。其元件圖形如圖2.19所示。(3)功能描述：將輸入的數(shù)據(jù)左移一位。即將被除數(shù)(余數(shù)) 下一步運(yùn)算。左移一位以進(jìn)行(4)功能仿真對(duì)創(chuàng)建的移位寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xili nxFoundation F3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.20所示。2.商移位寄存器(1)創(chuàng)建商移位寄存器原理圖商移位寄存器內(nèi)部主要用到了 D觸發(fā)器，CLK信號(hào)依次到達(dá)上升沿時(shí)促使 D觸發(fā)器工作，依次將后一位數(shù)據(jù)傳遞給前一位。其原理

28、圖如圖2.21所示。FDFDFDFD-D 03圖2.21商移位寄存器原理圖cCLK(2)創(chuàng)建元件圖形為了能在圖形編輯器(原理圖設(shè)計(jì)輸入方式)中調(diào)用此芯片，需要為SHANGYIWEIJICUN芯片創(chuàng)建一個(gè)元件圖形，可用Xilinx foundation F3.1編譯器的Create Symbol模塊實(shí)現(xiàn)，CLK為控制端，C是輸入端，Q0Q3是輸出端。其元件圖如圖2.22所示。cQOCLKQIQ2Q3SHANG圖2.22商移位寄存器元件圖形符號(hào)(3) 功能描述：依次將得到的上商結(jié)果左移并寄存，實(shí)現(xiàn)對(duì)商的寄存。(4)功能仿真對(duì)創(chuàng)建的商移位寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用XilinxF

29、oundation F3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.23所示。£0na/div0.0OOOj:IW J 1. CLK.QOQI .Q2.Q3.CsCsso Ona Illsl.Sua 2u92. &U3 Sua3. Sus 4u34. SusII I M I H I I L I U I I I I I L I H I I H I 11 I I I I I M I I I I I I I I M I I I I I 11 I H I I H I J I I I I I n I J I I I I I M I I I I I n I H I I I I

30、 I M *-卜卜+ E1zF圖2.23商移位寄存器仿真圖2.3仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。(1)建立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如表2.2所示。輸入信 號(hào)輸 出 信 號(hào)A500UT50A400UT40A300UT30A200UT20A110UT10A00OUT00B50S30B40S21B31S10B20S01B11B00S先0后1CLK脈沖信號(hào)表22仿真信號(hào)選擇和參數(shù)設(shè)置(2)功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2

31、.24所示，與表2.2的內(nèi)容進(jìn)行對(duì)比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說(shuō)明電路設(shè)計(jì)的正確性。第2章詳細(xì)設(shè)計(jì)方案比皿 60nf/<Uv dLU4 . &L13&U.3II I I I I I M I I M I I I P I I V I I I U I I U I I U I I I P I I I I I I I |1 I II P I I I P I I U I I I P I I I P I M P I I I P I M I I M P I I I I I I I |1 I II I I M P I M P I I I P I I I P I I I II I

32、I PiU1.s -. fT-l pTT/CsLu一iU 1 . L-LK .L-SiUl.BO -.CsiUl.Bl -.g1U1.B2 -.Csini.BS -.CsXU1.E4 -.CsiU1 E5 -.CsiUl.AO -.DI Al 一Cs丄1U1.A2 -.二 s1J1.A3 -.CsiUl.A4 -.2si1.AS -,.,CsUl.SO -,U1.SI -.J1.S2 -.J1.S3 -.Ul.OUTO -.Ul.OUTl -.一oU1.OUT2 -.oLfl.ODTS -.,Ul OQT4 -.JI. OUTS -.二=*-L二 十=二圖2.24功能仿真波形結(jié)果第3章編程下載

33、與硬件測(cè)試第3章 編程下載與硬件測(cè)試3.1編程下載利用Xilinx Foundation F3.1的編程下載功能，將得到的*bit文件下載到FPGAXV200實(shí)驗(yàn)板的FPGA XV200可編程邏輯芯片中。3.2硬件測(cè)試及結(jié)果分析利用FPGA XV200實(shí)驗(yàn)板進(jìn)行硬件功能測(cè)試?；謴?fù)余數(shù)法定點(diǎn)原碼一位除法器的輸入數(shù)據(jù)通過(guò) FPGA XV200實(shí)驗(yàn)板的輸入開(kāi)關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過(guò) FPGAFPGAXV200實(shí)驗(yàn)板的數(shù)碼顯示管和發(fā)光二極管實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系如表3.1所示。FPGA芯片引腳信號(hào)FPGA實(shí)驗(yàn)板輸入A0A5K1輸入B0B5K0控制信號(hào)SK2脈沖信號(hào)CLKCLOCK輸出 OUTOOUT5S0/A0

34、A5輸出S0S3S1/B0B3表3.1 FPGA實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系利用表2.2中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用XV200實(shí)驗(yàn)板的開(kāi)關(guān)K1、K0、K2輸入數(shù)據(jù)，同時(shí)觀察數(shù)碼顯示管和發(fā)光二極管 顯示結(jié)果，得到如圖3.1所示的硬件測(cè)試結(jié)果。通過(guò)觀察和比較，發(fā)現(xiàn)圖3.1輸出結(jié)果和表2.2輸出結(jié)果相符合，說(shuō)明編程下 載后硬件測(cè)試結(jié)果是正確的，所以該電路設(shè)計(jì)正確。-23-FPGA irTflO00 05 紀(jì)S2S1SQ F170, L曲J遐 149JJ3 1S4, L55, 156IRj L 93, M9烏 300, 201,203173.門(mén)詁畀沾4 16i. L百乙】噸 詣Z型現(xiàn)觀觀 M

35、3 lefiJTSESS4SD SD215,216,217,21a, 230. 221,222,223 224,2卑 229,網(wǎng) 231, 232,234,235 236,237,23E, 003 004, D05,006 007 D31,02,046, 2缶 OS?, D67, Q遐 074 D2Q, 021,023, D2出 025, D26,027,026 DD9,010 011,012, 013, DI7,0 遐 CIS 073,093099, IQ?, lOE, 109,12, 125 U7, 152, 17ejafl, 1S5. 203,111,110 033, OEM, C3S,的£ CEE, 039, MQ 04L M生 055 C54, M戈 030, 049,04関 047 Q63,064,065, D百岳 070, 071,002, C73 079,陶 OfiL. 032, 0&4, 035,036, Ofi? Q94, Bi, Wfi, 097, 100, LQIJO 103XCV200” 1± 寸寸廿廿廿寸燈 A6 AS JW A3 A2