基于FPGA的像素探測器數(shù)據(jù)緩存設計

1、    基于FPGA的像素探測器數(shù)據(jù)緩存設計        楊 萌， 王祖強 時間:2011年11月11日 來源：電子技術應用2011年第9期    字 體: 大 中 小        關鍵詞:<"cblue" " target='_blank'>FPGA<"cblue" &

2、quot; target='_blank'>FIFO<"cblue" " target='_blank'>像素探測器<"cblue" " target='_blank'>CycloneII       <"cblue" " target='_blank'>Altera     

3、60;      摘   要： 針對粒子對撞機<"cblue" " title="像素探測器">像素探測器的數(shù)據(jù)緩存，提出了基于<"cblue" " title="FPGA">FPGA的解決方法。通過時序轉換匹配模塊，可以使用定制<"cblue" " title="FIFO">FIFO核實現(xiàn)對探測器模型的數(shù)據(jù)進行緩存。經(jīng)過FPGA驗

4、證，在功能上達到了像素探測器模型的要求，對于粒子對撞機像素探測器的低成本工程驗證具有顯著的參考價值。關鍵詞： FIFO； FPGA； 像素探測器粒子對撞機1是建立在高能同步加速器上的一種粒子對撞裝置。對撞機運行時，能量強大的粒子在其內部經(jīng)過加速后對撞，以達到一定的相互反應速率。對實驗數(shù)據(jù)進行分析研究，可以幫助實驗者了解相應粒子的形態(tài)等特性，從而推動各種理論或技術的發(fā)展。像素探測器2是粒子對撞機內部用于探測質子撞擊后所形成的離子軌跡的裝置，是一種專用傳感器，由像素探測器探測得出的數(shù)據(jù)結果即可繪制出撞擊后的離子軌跡。目前，像素探測器主要采用以下幾種設計方法：ASIC設計方法3，其優(yōu)點是集成度高且功

5、耗低，但是設計成本高、周期長且風險較大；分立元件采用微處理器的設計方法，其優(yōu)點是成本低、設計周期短且風險小，但是速度慢且體積大。針對這幾種設計方法，本文結合FPGA4提出了一種基于粒子對撞機像素探測器的數(shù)據(jù)緩存方法設計。相對ASIC設計方法，具有設計投入低、參數(shù)設置靈活、開發(fā)風險低而且開發(fā)周期短的優(yōu)勢；相對于分立元件采用微處理器的設計方法，具有體積小、功耗低且速度快的優(yōu)勢。由于像素探測器的數(shù)據(jù)輸出具有保持時間短(最少保持時間為25 ns)、數(shù)據(jù)間隔時間不確定等特征，所以對于數(shù)據(jù)的存儲必須經(jīng)過時序轉換電路將數(shù)據(jù)事先存入緩存，再寫入存儲器。本文的數(shù)據(jù)緩存設計由FIFO輸入時序模塊、FIFO模塊和F

6、IFO輸出時序模塊三部分組成，通過驗證可以實現(xiàn)由探測器數(shù)據(jù)輸出端到存儲器的數(shù)據(jù)緩存功能。1 總體設計    FPGA是一種新型的可編程邏輯器件,可以通過硬件描述語言生成所需的硬件，相對于傳統(tǒng)的ASIC設計，具有設計周期短、靈活性高、開發(fā)費用少、設計風險低等優(yōu)點，是ASIC的一種高效低成本解決方案。本設計使                還沒注冊？     現(xiàn)在免費注冊

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