EDA7段數(shù)碼顯示譯碼器設(shè)計(jì)

1、EDA 技 術(shù) 實(shí) 驗(yàn) 報(bào) 告實(shí)驗(yàn)項(xiàng)目名稱： 7段數(shù)碼顯示譯碼器設(shè)計(jì) 實(shí)驗(yàn)日期： 2012.06.04 實(shí)驗(yàn)成績： 實(shí)驗(yàn)評定標(biāo)準(zhǔn)：1）實(shí)驗(yàn)程序是否正確A（ ）B（ ）C（ ）2）實(shí)驗(yàn)仿真、結(jié)果及分析是否合理A（ ）B（ ）C（ ）3）實(shí)驗(yàn)報(bào)告是否按照規(guī)定格式A（ ）B（ ）C（ ）一、 實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)，學(xué)習(xí)VHDL的CASE語句應(yīng)用及多層次設(shè)計(jì)方法。二、實(shí)驗(yàn)器材三、 實(shí)驗(yàn)內(nèi)容（實(shí)驗(yàn)過程）（一）1、首先設(shè)計(jì)一個(gè)2選1的數(shù)據(jù)選擇器（1）打開軟件，選擇菜單filenew,在彈出的new對話框中選擇Device Design Files 的VHDL File項(xiàng)，按OK鍵后進(jìn)入VHD

2、L文本編輯方式。根據(jù)7段數(shù)碼顯示譯碼器的功能編輯相應(yīng)的源程序。如下：library ieee;use ieee.std_logic_1164.all;entity decl7s isport (a:in std_logic_vector(3 downto 0;led7s:out std_logic_vector(6 downto 0;end decl7s;architecture one of decl7s isbeginprocess(abegincase a iswhen0000=led7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7s

3、led7sled7sled7sled7sled7snull;end case; end process;end one;2、對該VHDL語言進(jìn)行編輯后，無誤后進(jìn)行仿真。點(diǎn)擊相應(yīng)的編輯按鈕用來檢查源程序的正確性。3.、編譯和仿真仿真前要新建波形文件：filenewother filesvector waveform file 點(diǎn)擊OK后在出現(xiàn)的新建波形文件左邊空白欄點(diǎn)擊鼠標(biāo)右鍵，選擇insertinsert node or bus.在出現(xiàn)的對話框中直接點(diǎn)擊node finder。之后，在出現(xiàn)的對話框中選擇list。當(dāng)左邊的nodes found欄中出現(xiàn)設(shè)計(jì)文件的輸入輸出端口后，點(diǎn)擊加入到右邊的s

4、elected node中，點(diǎn)擊OK。在完成7段數(shù)碼顯示譯碼器源程序的編輯后，執(zhí)行Processingstart compilation命令，對decl7s.vhd進(jìn)行編譯。下圖是7段數(shù)碼顯示譯碼器對應(yīng)的仿真波形：在完成對源文件的編譯后，執(zhí)行Filecreate/updatecreate symbol files for current命令，為VHDL設(shè)計(jì)文件生成元件符號。其元件符號如圖所示符號如圖所示可以供其他電路和系統(tǒng)設(shè)計(jì)的調(diào)用。4、下載選擇電路模式6。用數(shù)碼8顯示譯碼輸出，鍵8、鍵7、鍵6、鍵5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。目標(biāo)芯片選擇：實(shí)驗(yàn)箱上的目標(biāo)芯片為ACEX1K系列的E

5、P1K30TC芯片，必須選擇正確的芯片才能下載成功。在菜單欄里選擇：assignmentsdevice 在出現(xiàn)的對話框中選擇正確的芯片即可。（1） 引腳的選擇：通過試驗(yàn)箱左下角的按鍵選擇模式6。鍵八、鍵七、鍵六、鍵五分別接a3、a2、a1、a0;PIO46PIO40分別接g,f,e,d,c,b,a.（2） 引腳綁定：引腳選定之后，可以把輸入輸出端口綁定在選擇好的引腳上。即a3綁定在引腳27上，a2綁定在引腳26上，a1綁定在引腳23上，a0綁定在引腳22上，led7s6接在引腳95上，led7s5接在引腳92上，led7s4接在引腳91上，led7s3接在引腳90上，led7s2接在引腳89上

6、，led7s1接在引腳88上led7s0接在引腳87上。如圖：（3） 下載和硬件測試：把實(shí)驗(yàn)箱連接好電源和計(jì)算機(jī)接口，把程序下載到目標(biāo)芯片上，就可以在實(shí)驗(yàn)箱上通過按鍵和發(fā)光二級管來檢驗(yàn)實(shí)驗(yàn)的正確性。（1）打開軟件，選擇菜單filenew,在彈出的new對話框中選擇Device Design Files 的VHDL File項(xiàng)，按OK鍵后進(jìn)入VHDL文本編輯方式。根據(jù)加法計(jì)數(shù)器的功能編輯相應(yīng)的源程序。如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk

7、,rst,en :in std_logic;cq :out std_logic_vector(3 downto 0;cout :out std_logic;end cnt10;architecture behav of cnt10 isbeginprocess(clk,rst,envariable cqi :std_logic_vector(3 downto 0;beginif rst =1 then cqi :=(others=0;elsif clkevent and clk=1 thenif en=1 thenif cqi0;end if;end if;end if;if cqi =9 t

8、hen cout=1;else cout=0;end if;cq=cqi;end process;end behav; 6、對該VHDL語言進(jìn)行編輯后，無誤后進(jìn)行仿真。點(diǎn)擊相應(yīng)的編輯按鈕用來檢查源程序的正確性。7.、編譯和仿真仿真前要新建波形文件：filenewother filesvector waveform file 點(diǎn)擊OK后在出現(xiàn)的新建波形文件左邊空白欄點(diǎn)擊鼠標(biāo)右鍵，選擇insertinsert node or bus.在出現(xiàn)的對話框中直接點(diǎn)擊node finder。之后，在出現(xiàn)的對話框中選擇list。當(dāng)左邊的nodes found欄中出現(xiàn)設(shè)計(jì)文件的輸入輸出端口后，點(diǎn)擊加入到右邊的s

9、elected node中，點(diǎn)擊OK。在完成加法計(jì)數(shù)器源程序的編輯后，執(zhí)行Processingstart compilation命令，對cnt10.vhd進(jìn)行編譯。下圖是加法計(jì)數(shù)器對應(yīng)的仿真波形：在完成對源文件的編譯后，執(zhí)行Filecreate/updatecreate symbol files for current命令，為VHDL設(shè)計(jì)文件生成元件符號。其元件符號如圖所示符號如圖所示可以供其他電路和系統(tǒng)設(shè)計(jì)的調(diào)用。8、利用元件例化語句，按實(shí)驗(yàn)書上的圖6.3方式連接成頂層設(shè)計(jì)電路。源程序如下：library ieee;use ieee.std_logic_1164.all;entity tan

10、 isport(clock0:in std_logic;rat0:in std_logic;ena0:in std_logic;led:out std_logic_vector (6 downto 0;cout0:out std_logic;end tan;architecture lang of tan issignal tmp:std_logic_vector (3 downto 0;component cnt10 port(clk,rst,en :in std_logic;cq :out std_logic_vector(3 downto 0;cout :out std_logic;en

11、d component;component decl7sport (a:in std_logic_vector(3 downto 0;led7s:out std_logic_vector(6 downto 0;end component;begincnt4b:cnt10 port map(clock0,rat0,ena0,tmp,cout0;decl7a:decl7s port map(tmp,led;end lang;9、對該VHDL語言進(jìn)行編輯后，無誤后進(jìn)行仿真。點(diǎn)擊相應(yīng)的編輯按鈕用來檢查源程序的正確性。10.、編譯和仿真仿真前要新建波形文件：filenewother filesvecto

12、r waveform file 點(diǎn)擊OK后在出現(xiàn)的新建波形文件左邊空白欄點(diǎn)擊鼠標(biāo)右鍵，選擇insertinsert node or bus.在出現(xiàn)的對話框中直接點(diǎn)擊node finder。之后，在出現(xiàn)的對話框中選擇list。當(dāng)左邊的nodes found欄中出現(xiàn)設(shè)計(jì)文件的輸入輸出端口后，點(diǎn)擊加入到右邊的selected node中，點(diǎn)擊OK。在完成7段數(shù)碼顯示譯碼器源程序的編輯后，執(zhí)行Processingstart compilation命令，對進(jìn)行編譯。下圖是圖對應(yīng)的仿真波形：11、下載選擇電路模式6。用數(shù)碼8顯示譯碼輸出，鍵3作為時(shí)鐘輸入，或者直接接clock0.目標(biāo)芯片選擇：實(shí)驗(yàn)箱上的目標(biāo)芯片為ACEX1K系列的EP1K30TC芯片，必須選擇正確的芯片才能下載成功。在菜單欄里選擇：assignmentsdevice 在出現(xiàn)的對話框中選擇正確的芯片即可。(1引腳的選擇：通過試驗(yàn)箱左下角的按鍵選擇模式6。Clock0接clock0;.鍵八接rat0，鍵七接ena0;speaker接cout0；PIO46PIO40分別接g,f,e,d,c,b,a.(2引腳綁定：引腳選定