基于FPGA的像素探測(cè)器數(shù)據(jù)緩存設(shè)計(jì)

1、    基于FPGA的像素探測(cè)器數(shù)據(jù)緩存設(shè)計(jì)        楊 萌， 王祖強(qiáng) 時(shí)間:2011年11月11日 來(lái)源：電子技術(shù)應(yīng)用2011年第9期    字 體: 大 中 小        關(guān)鍵詞:        摘   要：關(guān)鍵詞： FIFO； FPGA； 像素

2、探測(cè)器粒子對(duì)撞機(jī)1是建立在高能同步加速器上的一種粒子對(duì)撞裝置。對(duì)撞機(jī)運(yùn)行時(shí)，能量強(qiáng)大的粒子在其內(nèi)部經(jīng)過加速后對(duì)撞，以達(dá)到一定的相互反應(yīng)速率。對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行分析研究，可以幫助實(shí)驗(yàn)者了解相應(yīng)粒子的形態(tài)等特性，從而推動(dòng)各種理論或技術(shù)的發(fā)展。像素探測(cè)器2是粒子對(duì)撞機(jī)內(nèi)部用于探測(cè)質(zhì)子撞擊后所形成的離子軌跡的裝置，是一種專用傳感器，由像素探測(cè)器探測(cè)得出的數(shù)據(jù)結(jié)果即可繪制出撞擊后的離子軌跡。目前，像素探測(cè)器主要采用以下幾種設(shè)計(jì)方法：ASIC設(shè)計(jì)方法3，其優(yōu)點(diǎn)是集成度高且功耗低，但是設(shè)計(jì)成本高、周期長(zhǎng)且風(fēng)險(xiǎn)較大；分立元件采用微處理器的設(shè)計(jì)方法，其優(yōu)點(diǎn)是成本低、設(shè)計(jì)周期短且風(fēng)險(xiǎn)小，但是速度慢且體積大。針對(duì)這幾種

3、設(shè)計(jì)方法，本文結(jié)合FPGA4提出了一種基于粒子對(duì)撞機(jī)像素探測(cè)器的數(shù)據(jù)緩存方法設(shè)計(jì)。相對(duì)ASIC設(shè)計(jì)方法，具有設(shè)計(jì)投入低、參數(shù)設(shè)置靈活、開發(fā)風(fēng)險(xiǎn)低而且開發(fā)周期短的優(yōu)勢(shì)；相對(duì)于分立元件采用微處理器的設(shè)計(jì)方法，具有體積小、功耗低且速度快的優(yōu)勢(shì)。由于像素探測(cè)器的數(shù)據(jù)輸出具有保持時(shí)間短(最少保持時(shí)間為25 ns)、數(shù)據(jù)間隔時(shí)間不確定等特征，所以對(duì)于數(shù)據(jù)的存儲(chǔ)必須經(jīng)過時(shí)序轉(zhuǎn)換電路將數(shù)據(jù)事先存入緩存，再寫入存儲(chǔ)器。本文的數(shù)據(jù)緩存設(shè)計(jì)由FIFO輸入時(shí)序模塊、FIFO模塊和FIFO輸出時(shí)序模塊三部分組成，通過驗(yàn)證可以實(shí)現(xiàn)由探測(cè)器數(shù)據(jù)輸出端到存儲(chǔ)器的數(shù)據(jù)緩存功能。1 總體設(shè)計(jì)    

4、FPGA是一種新型的可編程邏輯器件,可以通過硬件描述語(yǔ)言生成所需的硬件，相對(duì)于傳統(tǒng)的ASIC設(shè)計(jì)，具有設(shè)計(jì)周期短、靈活性高、開發(fā)費(fèi)用少、設(shè)計(jì)風(fēng)險(xiǎn)低等優(yōu)點(diǎn)，是ASIC的一種高效低成本解決方案。本設(shè)計(jì)使                還沒注冊(cè)？     現(xiàn)在免費(fèi)注冊(cè)，您即可：        · ?閱讀所有技術(shù)文章

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