畢設(shè)—25GHzPLL鎖定檢測電路分析實(shí)現(xiàn)畢業(yè)論文

1、 . . . 郵電學(xué)院 畢 業(yè) 設(shè) 計(jì)（論 文）題 目：2.5G Hz PLL 鎖定檢測電路分析實(shí)現(xiàn)87 / 54西 安 郵 電 學(xué) 院畢業(yè)設(shè)計(jì)(論文)任務(wù)書學(xué)生指導(dǎo)教師林職稱系別計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)電子信息科學(xué)與技術(shù)題目2.5GHz PLL鎖定檢測電路分析實(shí)現(xiàn) 任務(wù)與要求對2.5GHz PLL鎖定檢測電路進(jìn)行一定層次的正向設(shè)計(jì)，在此基礎(chǔ)上對反向提取的全定制電路進(jìn)行分析整理，通過重新設(shè)計(jì)使其在SMIC 0.18CMOS模型下通過晶體管級仿真，要求提交：1、 2.5GHz PLL鎖定檢測電路工作原理分析報告；2、 2.5GHz PLL鎖定檢測電路正向設(shè)計(jì)方案；3、 2.5GHz PLL鎖定檢測電

2、路反向提取分析整理結(jié)果；4、 2.5GHz PLL鎖定檢測電路SMIC 0.18CMOS下的重新設(shè)計(jì)；5、 2.5GHz PLL鎖定檢測電路晶體管級仿真報告；6、 2.5GHz PLL鎖定檢測電路的Verilog硬件語言描述。開始日期2006年03月06完成日期2006年06月11系主任(簽字)2006年01月26日西 安 郵 電 學(xué) 院畢 業(yè) 設(shè) 計(jì) (論文) 工 作 計(jì) 劃學(xué)生 廖建軍 指導(dǎo)教師 林 職稱 教授系別 計(jì)算機(jī)科學(xué)與技術(shù) 專業(yè) 電子信息科學(xué)與技術(shù)題目 2.5GHz PLL鎖定檢測電路分析實(shí)現(xiàn)_工作進(jìn)程起 止 時 間工 作 內(nèi) 容第1周3.63.12完成知識儲備，認(rèn)真復(fù)習(xí)模擬CM

3、OS集成電路設(shè)計(jì)方法與其基本理。第2周3.133.19掌握PLL 的工作原理，學(xué)習(xí)UNIX操作系統(tǒng)的基本操作，提交畢業(yè)設(shè)計(jì)開題報告。第3周3.203.26學(xué)習(xí)HSPICE仿真工具的使用和CANENCE等EDA仿真工具的使用。 第4周3.274.2完成2.5G HZ PLL 鎖定檢測電路的正向設(shè)計(jì)方案，提供2.5G HZ PLL鎖定檢測電路的正向設(shè)計(jì)方案報告。第5周4.34.9對反向提取的全定制電路進(jìn)行分析整理。第6周4.104.16繼續(xù)對反向提取的全定制電路進(jìn)行分析整理。 第7周4.174.23提供分析整理報告，并進(jìn)行中期檢查。第8周4.244.30通過重新設(shè)計(jì)使其在SMIC 0.18CMOS

4、模型下通過晶體管級仿真。第9周5.15.7提供SMIC 0.18CMOS模型下通過晶體管級仿真報告。第10周5.85.14提供2.5GHz PLL鎖定檢測電路晶體管級仿真報告。第11周5.155.21用Verilog硬件描述語言編寫檢測電路原代碼，并進(jìn)行后期檢查。第12周5.225.28畢業(yè)設(shè)計(jì)論文。第13周5.296.4完成畢業(yè)設(shè)計(jì)論文。第14周6.56.11完成畢業(yè)設(shè)計(jì)答辯。主要參考書目(資料)主要參考書目(資料)1、 相關(guān)論文（電子版）；2、 林：XDD6999鎖相環(huán)單元設(shè)計(jì)方案draft2.0，2004；3、 CMOS模擬電路設(shè)計(jì)；4、 HSPICE手冊；5、 CANENCE手冊；褚振

5、勇 翁木云, FPGA設(shè)計(jì)與應(yīng)用, ：電子科技大學(xué)，2003.7；主要儀器設(shè)備與材料1、SUN工作站；2、EDA工具軟件（CANENCE HSPICE等）；3、相關(guān)的圖書資料。論文(設(shè)計(jì))過程中教師的指導(dǎo)安排每周聽取學(xué)生工作匯報，并進(jìn)行專門指導(dǎo)至少12次；隨時解決學(xué)生設(shè)計(jì)中遇到的問題。對計(jì)劃的說明無郵電學(xué)院畢業(yè)設(shè)計(jì)(論文)開題報告計(jì)算機(jī)科學(xué)與技術(shù)系電子信息科學(xué)與技術(shù)專業(yè) 2002級03班課題名稱： 2.5 G Hz PLL 鎖定檢測電路分析實(shí)現(xiàn)學(xué)生： 廖建軍 學(xué)號：04022091指導(dǎo)教師： 林報告日期：2006年03月13日 1.本課題所涉與的問題與應(yīng)用現(xiàn)狀綜述本課題來源于科研項(xiàng)目，PLL即

6、鎖相環(huán)在顯示電子學(xué)和通信領(lǐng)域中獲得廣泛的應(yīng)用。隨著VLSI技術(shù)的發(fā)展，使得高速鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)成為了可能。鎖相環(huán)是把輸出相位和輸入相位相比較的反饋系統(tǒng)。本課題就是要在廣泛調(diào)研、收集資料的基礎(chǔ)上，深入PLL的工作原理，理解鎖相環(huán)的電路結(jié)構(gòu)，認(rèn)識到鎖相環(huán)由三部分組成，分別是鑒相器PD、低通濾波器LPF、壓控振蕩器VCO。鑒相器的功能是完成相位的比較，低通濾波器的功能是濾去高頻分量，振蕩器的功能是改變震蕩頻率。鎖相環(huán)是鑒相器與壓控振蕩器組成的反饋系統(tǒng)，鑒相器比較輸入和輸出的相位，產(chǎn)生一個誤差去改變VCO的振蕩頻率，直到相位對齊，也就是達(dá)到相位鎖定。本課題所涉與的主要問題是對輸入信號和反饋信號的檢測

7、,以便檢測出鎖相環(huán)是否達(dá)到了鎖定狀態(tài),再對高速2.5GHz PLL鎖定檢測電路進(jìn)行一定層次的正向設(shè)計(jì)，在此基礎(chǔ)上對反向提取的全定制電路進(jìn)行分析整理，通過重新設(shè)計(jì)使其在SMIC 0.18CMOS模型下通過晶體管級仿真并用Verilog硬件語言描述，為全電路的工藝移植打下基礎(chǔ)。高速鎖相環(huán)在各種工程項(xiàng)目中有著廣泛的應(yīng)用。高速鎖相環(huán)在跟蹤濾波器中有著重要作用，跟蹤濾波器是一個帶通濾波器，其中心頻率能自動地跟蹤輸入信號載波頻率的變化。由鎖相環(huán)路工作原理知道，鎖相環(huán)路本身就具有這樣的性能；高速鎖相環(huán)在調(diào)制器與解調(diào)器中、在頻率合成、載波同步、位同步、FM立體聲解碼、彩色副載波同步、電動機(jī)轉(zhuǎn)速控制、鎖相接收機(jī)

8、中有著重要的作用。 此外，高速鎖相環(huán)也用在相移器、頻率變換、自動跟蹤調(diào)諧、微波鎖相頻率源中。2本課題需要重點(diǎn)研究的關(guān)鍵問題、解決的思路與實(shí)現(xiàn)預(yù)期目標(biāo)的可行性分析本課題需要重點(diǎn)研究的關(guān)鍵問題是理解鎖相環(huán)檢測的原理,鎖相環(huán)對輸入信號和反饋信號是如何比較而得出鎖相環(huán)鎖定的,最終完成2.5G HZ PLL鎖定檢測電路的正向設(shè)計(jì)方案,在此基礎(chǔ)上對反向提取的全定制電路進(jìn)行分析整理，通過重新設(shè)計(jì)使其在SMIC 0.18CMOS模型下通過晶體管級仿真。在研究該問題之前要通過閱讀有關(guān)PLL的書籍和CMOS集成電路的設(shè)計(jì)方法。對鎖相環(huán)的工作原理有一個清晰的認(rèn)識。對鎖相環(huán)的結(jié)構(gòu)要深入到部的每一個晶體管。必須具備模擬

9、電路設(shè)計(jì)的基本知識，認(rèn)真復(fù)習(xí)模擬電路的基本知識，掌握模擬CMOS集成電路設(shè)計(jì)方法與其基本原理。對PLL鎖相環(huán)結(jié)構(gòu)的認(rèn)識，要從PLL應(yīng)該分為幾大模塊，每個模塊的功能是什么，每一個模塊的部結(jié)構(gòu)是怎樣構(gòu)成的，由幾個晶體管構(gòu)成，都要弄清楚，并提交鎖相環(huán)工作原理分析報告。最后再進(jìn)行正向設(shè)計(jì)方案得制定,以與進(jìn)行后續(xù)的工作.雖然本課題是要設(shè)計(jì)一個高速的鎖相環(huán)檢測電路,有一定的困難,但從理論分析上看,達(dá)到本課題的要完全可能的,隨著VLSI技術(shù)的發(fā)展,模擬IC的設(shè)計(jì)技術(shù)有了巨大的提高,模擬IC的速度可以比數(shù)字IC的速度提高很多倍,尤其是集成電路朝著深亞微米工藝的發(fā)展,集成電路的速度完全可以達(dá)到本課題所要完成的2

10、.5G HZ。從使用的工具上看,完成本課題也是可以的,再完成本課題的過程中使用了HSPICE仿真工具和CANDNCE等EDA仿真工具, SUN工作站, UNIX操作系統(tǒng).這些工具和軟件的使用,完全可以滿足高速PLL設(shè)計(jì)的要求。3.完成本課題的工作方案完成本課題要認(rèn)真復(fù)習(xí)模擬電路的基本知識，掌握模擬CMOS集成電路設(shè)計(jì)方法與其基本原理。并對PLL鎖相環(huán)的結(jié)構(gòu)有一個清晰的認(rèn)識.要學(xué)習(xí)晶體管級電路的設(shè)計(jì)方法，學(xué)習(xí)HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使用，SUN工作站的使用方法，學(xué)習(xí)UNIX操作系統(tǒng)的基本操作。熟練掌握MATLAB的使用,為此制定完成本課題的工作方案如下： 第一

11、周:完成知識儲備，認(rèn)真復(fù)習(xí)模擬CMOS集成電路設(shè)計(jì)方法與其基本理；第二周:掌握PLL 的工作原理，學(xué)習(xí)UNIX操作系統(tǒng)的基本操作，提交畢業(yè)設(shè)計(jì)開題報告,提交鎖定檢測工作原理分析報告； 第三周:學(xué)習(xí)HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使用； 第四周:完成2.5G HZ PLL 鎖定檢測電路的正向設(shè)計(jì)方案，提供2.5G HZ PLL鎖定檢測電路的正向設(shè)計(jì)方案報告； 第五周:對反向提取的全定制電路進(jìn)行分析整理； 第六周:繼續(xù)對反向提取的全定制電路進(jìn)行分析整理； 第七周:提供分析整理報告，并進(jìn)行中期檢查； 第八周:通過重新設(shè)計(jì)使其在SMIC 0.18CMOS模型下通過晶體管級仿

12、真； 第九周:提供SMIC 0.18CMOS模型下通過晶體管級仿真報告； 第十周:提供2.5GHz PLL鎖定檢測電路晶體管級仿真報告，并提供報告； 第十一周:用Verilog硬件描述語言編寫檢測電路原代碼，并進(jìn)行后期檢查； 第十二周:畢業(yè)設(shè)計(jì)論文； 第十三周:完成畢業(yè)設(shè)計(jì)論文；第十四周:完成畢業(yè)設(shè)計(jì)答辯；4指導(dǎo)教師審閱意見廖建軍同學(xué)通過收集和閱讀文獻(xiàn)資料，了解了2.5GPLL鎖定檢測線路分析實(shí)現(xiàn)課題的任務(wù)要求研究現(xiàn)狀，認(rèn)識到了課題中的關(guān)鍵技術(shù)問題,提出了解決思路，方案可行,計(jì)劃合理。指導(dǎo)教師(簽字)：林2006年03月15日說明：本報告必須由承擔(dān)畢業(yè)論文(設(shè)計(jì))課題任務(wù)的學(xué)生在畢業(yè)論文(設(shè)計(jì)

13、) 正式開始的第1周周五之前獨(dú)立撰寫完成，并交指導(dǎo)教師審閱。郵電學(xué)院畢業(yè)設(shè)計(jì) (論文)成績評定表學(xué)生廖建軍性別男學(xué)號02042091專 業(yè)班 級電子0203班課題名稱2.5GHz PLL 鎖定檢測電路分析實(shí)現(xiàn)課題類型科研題目難度較難畢業(yè)設(shè)計(jì)（論文）時間2006 年3月6日6月 11日 指導(dǎo)教師林 (職稱：教授)課題任務(wù)完成情況論 文(千字)； 設(shè)計(jì)、計(jì)算說 明書(千字)； 圖紙()；其它(含附 件)：指導(dǎo)教師意見 廖建軍同學(xué)的畢業(yè)設(shè)計(jì)完成了2.5GPLL鎖定檢測電路的反向分析和設(shè)計(jì)實(shí)現(xiàn)工作。論文屬于模擬集成電路設(shè)計(jì)，難度和工作量大，完成情況良好。論文寫作規(guī)，是一篇優(yōu)秀的本科畢業(yè)設(shè)計(jì)論文分項(xiàng)得分

14、：開題調(diào)研論證 8 分； 課題質(zhì)量（論文容）48分； 創(chuàng)新8分；論文撰寫（規(guī)）14分； 學(xué)習(xí)態(tài)度 9 分； 外文翻譯5 分指導(dǎo)教師審閱成績：92指導(dǎo)教師(簽字)：林2006年6月7日評閱教師意見該同學(xué)完成了2.5GPLL鎖定檢測電路的反向分析和正向的實(shí)現(xiàn)方案，設(shè)計(jì)方案合理，理論分析有依據(jù)，實(shí)驗(yàn)數(shù)據(jù)準(zhǔn)確。論文書寫規(guī)，條理清楚。分項(xiàng)得分：選題9 分； 開題調(diào)研論證 8分； 課題質(zhì)量（論文容）46分； 創(chuàng)新 8分；論文撰寫（規(guī)） 14分； 外文翻譯 5分評閱成績：90評閱教師(簽字)：邢立冬2006年6 月8日驗(yàn)收小組意見 各項(xiàng)準(zhǔn)備充分，資料詳實(shí)，工作量較大，很好的完成了反向分析任務(wù)，有較強(qiáng)的獨(dú)立解

15、決問題的能力。回答問題準(zhǔn)確，演示熟練。分項(xiàng)得分：準(zhǔn)備情況9 分； 畢業(yè)設(shè)計(jì)（論文）質(zhì)量 65 分； （操作）回答問題18 分驗(yàn)收成績：92驗(yàn)收教師(組長)(簽字)：杜慧敏2006年6月9日答辯小組意見 準(zhǔn)備充分，表達(dá)清楚，概念應(yīng)用準(zhǔn)確，回答問題清晰、正確。分項(xiàng)得分：準(zhǔn)備情況14 分； 述情況36分； 回答問題35分； 儀表 5分答辯成績：90 答辯小組組長(簽字)：杜慧敏2006年06月11 日成績計(jì)算方法(填寫本系實(shí)用比例)指導(dǎo)教師成績 20() 評閱成績 30 () 驗(yàn)收成績 30 () 答辯成績 20 ()學(xué)生實(shí)得成績(百分制)指導(dǎo)教師成績 92 評閱成績 90 驗(yàn)收成績 92 答辯成績

16、 90 總評 91 答辯委員會意見（略）畢業(yè)論文(設(shè)計(jì))總評成績(等級)：優(yōu)系答辯委員會主任(簽字)：系(簽章)2006年6月11日備注郵電學(xué)院畢業(yè)論文(設(shè)計(jì))成績評定表(續(xù)表)目 錄摘要IAbstractII1引言12 2.5G Hz PLL鎖定檢測電路工作原理分析22.1 鎖相環(huán)結(jié)構(gòu)簡介22.2 鎖相環(huán)的作用簡介22.3 鎖定檢測33 2.5G Hz PLL鎖定檢測電路總體設(shè)計(jì)方案53.1 概述53.2 設(shè)計(jì)目標(biāo)63.3 頂層設(shè)計(jì)方案73.4 驗(yàn)證與測試114 2.5G Hz PLL鎖定檢測電路反向提取分析124.1 鎖定檢測電路外部引腳124.2 鎖定檢測電路部結(jié)構(gòu)134.3 鎖定檢測電

17、路的實(shí)現(xiàn)154.4 反向提取的鎖定檢測電路圖165 2.5GHz PLL鎖定檢測電路SMIC0.18工藝下重新設(shè)計(jì)175.1 反相器設(shè)計(jì)175.2 D觸發(fā)器設(shè)計(jì)185.3 計(jì)數(shù)器設(shè)計(jì)185.4 十八輸入或非門設(shè)計(jì)195.5 與非門設(shè)計(jì)205.6 時鐘設(shè)計(jì)215.7 鎖定檢測電路設(shè)計(jì)小結(jié)216 2.5G Hz PLL 鎖定檢測電路HSPICE 下晶體管級仿真226.1 觸發(fā)器模塊仿真測試226.2 異或門仿真測試236.3 十八輸入或非門仿真測試246.4 與非門仿真測試256.5 鎖定檢測電路整體仿真測試267 2.5G Hz PLL 鎖定檢測電路verilogHDL 語言描述307.1 基本

18、模塊的描述307.2 鎖定檢測電路的整體描述328 結(jié)論33致 84參考文獻(xiàn)84附錄：鎖定檢測電路的Verilog硬件語言描述84摘 要在集成電路設(shè)計(jì)中，需要使芯片上部時鐘和外部時鐘同步，希望在外部時鐘輸入的高頻率下使用芯片的部時鐘。基于以上兩點(diǎn)，鎖相環(huán)常常用于產(chǎn)生芯片上的時鐘。但是隨著處理器頻率的提高，傳統(tǒng)的數(shù)字鎖相環(huán)已經(jīng)不能滿足要求。在本文中，我們將展現(xiàn)一個新的鎖相環(huán)鎖定檢測方法。鎖定檢測的功能是檢測鎖相環(huán)是否達(dá)到鎖定。2.5G Hz PLL 鎖定檢測電路分析實(shí)現(xiàn)，就是要完成鎖定檢測電路的正向總體設(shè)計(jì)方案，鎖定檢測電路的反向提取，再在反向提取電路的基礎(chǔ)上在SMIC0.18 um 工藝下進(jìn)行

19、重新設(shè)計(jì)，并完成HSPICE下的晶體管級仿真。2.5G Hz PLL 鎖定檢測電路分析實(shí)現(xiàn)的難點(diǎn)與重點(diǎn)是反向電路的提取和SMIC0.18 工藝下的重新設(shè)計(jì)。本文所討論的鎖相環(huán)能夠鎖定更高頻率的時鐘。該鎖定檢測電路采用比較成熟的SMIC0.18 um工藝。鎖相環(huán)的壓控震蕩器的輸出頻率可以高達(dá)2.5GHZ。另外，該鎖相環(huán)能夠鎖定高達(dá)到2.5GHZ 的輸出頻率。我們采用模擬電路來代替以往的數(shù)字的鎖定檢測電路。在SMIC0.18 um工藝下，采用本文所討論的鎖定檢測電路而設(shè)計(jì)的鎖相環(huán)相對其他的鎖相環(huán)而言，具有更大的優(yōu)越性。關(guān)鍵詞：鎖相環(huán) 鎖定檢測 SMIC0.18um工藝 集成電路AbstractIn

20、 integrated circuit design,we need to make the internal clock and the exterior clock of the chip synchronous, we also hope to use the internal clock of the chip under the high frequency clock of the exterior .According to the above , Phase-locked loops (PLLs) are usually used to create inside clock

21、of the chip .But along with the exaltation of the processor frequency, the traditional digital PLL has already can't satisfy the request. In this paper, a new method of PLL lock detector will be presented. The function of the PLL lock detector is to test PLL whether attain to target or not. The

22、analysis and realization of the 2.5 GHz PLL lock detector is to complete total design project, to complete the anti- to distill of circuit, base on the anti- to distill of the circuit and carry on re- designing in the process of SMIC0.18um, and complete the HSPICE simulation of the transistor class

23、.The difficulty and importance of analysis and realization of circuit of 2.5 GHz PLL lock detector is the anti- to distill of the circuit and re-design under the process of SMIC0.18um.The PLL this text discussed can target the clock which has a higher frequency. the lock detector circuit adoption th

24、e process of SMIC0.18um which is more mature now. The output of the VCO can be up to the 2.5 GHz. Moreover, the lock detector circuit is able to lock to form a 2.5 GHz output signal .We adoption the analog circuit instead of digital lock detector circuit. A PLL based on this type of lock detector de

25、monstrated superior performance over other PLLs in this SMIC0.18um process.Key Words:PLL,lock detector,SMIC0.18um, integrated circuit1引言鎖相環(huán)主要用在實(shí)現(xiàn)頻率和成和頻率倍增方面，在電子學(xué)和通信領(lǐng)域中得到廣泛應(yīng)用,正如文獻(xiàn)1中所介紹，鎖相環(huán)也用在集成電路中，使得集成電路芯片上的部時鐘與外部時鐘同步，使得可以在外部時鐘輸入的高頻率下使用芯片的部時鐘。但是傳統(tǒng)的鎖相環(huán)鎖定檢測電路往往采用數(shù)字電路來實(shí)現(xiàn)或者是采用工藝比較落后的模擬電路來實(shí)現(xiàn)。正如文獻(xiàn)2所述，隨著時鐘頻

26、率的提高，這種鎖相環(huán)將不能完成鎖定檢測，其不足之處逐漸顯露出來。隨著集成電路工藝的改進(jìn)，尤其是SMIC0.18um 工藝的成熟，使得設(shè)計(jì)高速的鎖定檢測電路成為了可能。文獻(xiàn)3中討論了一種基于SMIC0.18um 工藝的2.7G Hz的高速模擬鎖相環(huán)，具有這樣高頻率的鎖相環(huán)可以滿足現(xiàn)代電路系統(tǒng)的需要，設(shè)計(jì)高速的鎖定檢測電路也就成了必然。高速模擬鎖定檢測電路的設(shè)計(jì)，最好的辦法是參考以往的鎖定檢測電路圖，分析鎖定檢測電路的功能，再在新的工藝下設(shè)置電路參數(shù)，最終完成鎖定檢測電路的設(shè)計(jì)。在本論文中，討論了2.5 G Hz PLL 鎖定檢測電路的實(shí)現(xiàn)，就是要在完成正向總體設(shè)計(jì)后，在反向提取電路的基礎(chǔ)上，從晶

27、體管分析鎖定檢測電路，利用所提取的電路在當(dāng)前已很成熟的SMIC0.18 工藝下重新設(shè)計(jì)，完成對晶體管參數(shù)的調(diào)試，并且通過高精度的HSPICE下的晶體管級仿真，使得鎖定檢測的頻率能夠檢測到高速鎖相環(huán)是否到達(dá)鎖定。從而推動鎖相環(huán)的應(yīng)用。2 2.5G Hz PLL鎖定檢測電路工作原理分析2.1 鎖相環(huán)結(jié)構(gòu)簡介鎖相環(huán)的基本結(jié)構(gòu)如圖2-1：圖2-1鎖相環(huán)的基本結(jié)構(gòu) 主要由四部分組成：鑒頻鑒相器phase detector、低通濾波器lowpass filter、壓控振蕩器voltage controlled oscillator、分頻器frequency divider。鑒頻鑒相器的功能是實(shí)現(xiàn)輸入時鐘與

28、輸出時鐘的相位比較，當(dāng)二者的相位達(dá)到一致時，表示鎖相環(huán)達(dá)到鎖定，否則鎖相環(huán)沒有達(dá)到鎖定，此時鑒頻鑒相器將輸出一個控制信號到低通濾波器，經(jīng)過低通濾波器后到達(dá)壓控震蕩器，使壓控震蕩器改變輸出時鐘的頻率相位，使之的相位與輸出時鐘的相位保持一致。 低通濾波器的功能是實(shí)現(xiàn)濾波功能，由于由鑒頻鑒相器輸出的信號包含一定的高頻部分，這些高頻部分對壓控震蕩器來說是不需要的，使壓控震蕩器工作不正常，所以要采用低通濾波器來濾去信號中的高頻部分。 壓控震蕩器的功能是，接收從鑒頻鑒相器輸出的經(jīng)濾波的信號，使之控制壓控震蕩器改變輸出時鐘的頻率和相位。 如果直接將輸入信號與輸出信號進(jìn)行相位的比較，由于輸出時鐘頻率高，難于實(shí)

29、現(xiàn)。分頻器的功能是對輸出信號進(jìn)行分頻，將其頻率變低，以便與輸入信號進(jìn)行相位，頻率的比較。2.2 鎖相環(huán)的作用簡介鎖相在電子學(xué)、通信、和儀器中有著廣泛的應(yīng)用，主要用于頻率倍增和頻率合成。圖2-2就是一個頻率倍增電路圖。圖2-2 頻率倍增圖輸入端相位或頻率變化會引起相應(yīng)的輸出量變化N倍，該電路與電壓放大器不同，鎖相環(huán)提供了一個精確的值等于M的放大系數(shù)，這個特點(diǎn)是由于有無窮大的環(huán)路增益，其次，輸出頻率可以通過改變除數(shù)因子N而改變。圖2-3就是一個頻率合成的電路圖。圖2-3 頻率合成圖該電路圖與頻率倍增電路圖有著相似之處，此處就是除數(shù)因子N 是可以改變的，可以根據(jù)模式的選擇來改變。頻道控制是一個數(shù)字，

30、用于改變N 的值，由于 ，所以的相對精度與的相等。2.3 鎖定檢測2.3.1 鎖定檢測的功能鎖定檢測的功能就是實(shí)現(xiàn)輸入時鐘與輸出時鐘的比較，包括頻率，相位的比較。當(dāng)二者的頻率、相位一致時表示鎖相環(huán)達(dá)到了鎖定。鎖定檢測的方法很多，可以使用一個異或門來實(shí)現(xiàn)功能，當(dāng)兩個輸入時鐘相位、頻率不同時，輸出結(jié)果不全為0，此時表示鎖相環(huán)沒有達(dá)到鎖定。當(dāng)兩個輸入時鐘的相位、頻率一樣時，輸出結(jié)果全為0，此時表示鎖相環(huán)達(dá)到了鎖定。一個簡單可行的辦法是對兩個時鐘進(jìn)行計(jì)數(shù)操作，從某一時刻開始，如果在一個時間段，兩個計(jì)數(shù)器的計(jì)數(shù)值相等，則表示，輸入時鐘與輸出時鐘的相位達(dá)到了鎖定。由于兩個時鐘的頻率都比較高，如果直接進(jìn)行計(jì)

31、數(shù)操作，計(jì)數(shù)器的設(shè)計(jì)將變得很困難。所以還要對兩個時鐘進(jìn)行分頻，使之頻率降低，這樣才容易設(shè)計(jì)計(jì)數(shù)器。下面采用計(jì)數(shù)器來實(shí)現(xiàn)鎖定檢測。2.3.2 鎖定檢測的實(shí)現(xiàn)a 電路圖說明電路圖如圖2-4，div1模塊對時鐘clka進(jìn)行分頻，div2模塊對時鐘clkb進(jìn)行分頻，兩個分頻模塊的分頻系數(shù)應(yīng)該一樣。Countera對clkadivn進(jìn)行計(jì)數(shù)操作，counterb對clkbdivn進(jìn)行計(jì)數(shù)操作，compare模塊對兩個計(jì)數(shù)器的計(jì)數(shù)值進(jìn)行比較。當(dāng)二者的計(jì)數(shù)值相等時輸出1，否則輸出0。圖2-4 鎖定檢測電路模塊劃分b 鎖定檢測的時序說明鎖定檢測要滿足的時序如下，對照鎖定檢測的電路圖分析如下：圖2-5 滿足鎖定

32、時的時序圖圖2-6 不滿足鎖定狀態(tài)的時序圖2-5是鎖相環(huán)達(dá)到鎖定檢測的時序圖，從圖中可以看出，完成鎖定檢測時輸出為保持的高電平。圖2-6是鎖相環(huán)沒有達(dá)到鎖定的時序圖，從圖中可以看出，鎖定檢測的輸出結(jié)果不唯一，有時保持高電平，有時保持低電平。3 2.5G Hz PLL鎖定檢測電路總體設(shè)計(jì)方案3.1 概述鎖相環(huán)是把輸出相位和輸入相位相比較的反饋系統(tǒng)。 2.5G Hz PLL鎖定檢測電路完成的功能是將輸入信號與輸出的反饋信號相比較，檢測輸入信號與輸出信號是否達(dá)到了鎖定。完成檢測任務(wù)，就是要檢測兩個信號的周期是否一樣，二者的相位之差是否達(dá)到了穩(wěn)定。完成此功能，簡單可行的辦法是對兩個信號分別用計(jì)數(shù)器進(jìn)行

33、計(jì)數(shù)操作，若在一樣的時間兩個信號的脈沖數(shù)目相等，則表明鎖相環(huán)達(dá)到了鎖定。對兩個計(jì)數(shù)器而言，需要有復(fù)位信號，使能信號，來對計(jì)數(shù)器進(jìn)行控制。由于該鎖定檢測電路的時鐘頻率很高，所以不采用基本的數(shù)字計(jì)數(shù)器，而要采用直接用CMOS晶體管搭建的模擬計(jì)數(shù)器。對兩個輸入進(jìn)行計(jì)數(shù)的模塊是時序電路模塊，所有的時序必須滿足時序的要求。如何比較兩個計(jì)數(shù)器的輸出是否一致，采用一個兩輸入的同或門來實(shí)現(xiàn)，兩個輸入都是三位的數(shù)據(jù)輸入，同或門的輸出是一位的數(shù)據(jù)輸出，當(dāng)二兩個輸入數(shù)據(jù)一樣時，同或門輸出高電平，代表鎖相環(huán)達(dá)到了鎖定，否則同或門輸出為低電平，代表兩個輸入數(shù)據(jù)不一樣，鎖相環(huán)沒有達(dá)到鎖定。對兩個計(jì)數(shù)器輸出進(jìn)行比較的同或門

34、模塊采用的是組合邏輯。從外部看如圖3-1，完成鎖相環(huán)鎖定檢測電路的輸入端口有輸入脈沖clkA，clkB，復(fù)位信號reset，使能信號enable。輸出端口有輸出脈沖q。圖3-1 鎖定檢測整體電路圖3.2 設(shè)計(jì)目標(biāo)3.2.1 功能定義2.5G Hz PLL 鎖定檢測電路的電路模型如下，該電路的功能是完成對輸入時鐘clkA，clkB進(jìn)行比較，以便檢測二者是否有一樣的時鐘周期，一樣的相位。當(dāng)二者的周期一樣，相位差固定，則輸出q輸出為高電平，否則q輸出為低電平。在輸入端有兩個控制信號，該電路采用異步復(fù)位，復(fù)位信號reset的優(yōu)先權(quán)最高，當(dāng)其為低電平時，整個電路復(fù)位。使能信號enable，當(dāng)其為高電平時

35、，整個電路開始工作。3.2.2 引腳描述引腳描述如表3-1表3-1 鎖定檢測的引腳描述端口名稱 端口說明 clkA 輸入信號A clkB 輸入信號B reset 復(fù)位信號 enable 使能信號 Q 檢測輸出輸入引腳clkA是1位的輸入時鐘，也是參考時鐘。檢測鎖定的標(biāo)準(zhǔn)，就是以該時鐘為參考標(biāo)準(zhǔn)的。輸入引腳clkB也是1位的輸入時鐘，clkB時鐘是壓控振蕩器的輸出信號經(jīng)過分頻后得到的，此時鐘就是需要和參考時鐘clkA進(jìn)行檢測比較的時鐘。復(fù)位引腳reset是復(fù)位信號的輸入端口，當(dāng)其為低電平時，電路的所有模塊都復(fù)位，包括部寄存器清零，輸出端口清零。使能引腳enable是使能信號的輸入端口，當(dāng)其為高電

36、平時，電路開始工作，當(dāng)其為低電平時，整個電路都不能工作。輸出引腳q是檢測比較的輸出端口，當(dāng)電路檢測到鎖相環(huán)達(dá)到鎖定時，該端口輸出為高電平。3.2.3 接口時序兩個輸入時鐘的周期、相位固定時，整個電路模塊的工作時序如圖3-2：圖3-2 鎖定檢測鎖定時的工作時序當(dāng)復(fù)位信號有效時，輸出信號清零。當(dāng)電路正常工作時，兩個輸入時鐘的周期一樣，相位固定，輸出結(jié)果為高電平，代表鎖相環(huán)達(dá)到鎖定。兩個輸入時鐘的周期不同，相位不固定時，整個電路的工作時序如圖3-3：圖3-3鎖定檢測沒有鎖定時的工作時序當(dāng)電路正常工作時，檢測到輸入時鐘的周期，相位不同，表示鎖相環(huán)沒有達(dá)到鎖定，輸出結(jié)果為低電平。3.3 頂層設(shè)計(jì)方案3.

37、3.1 模塊劃分模塊如圖3-4，根據(jù)本電路要完成的功能，將本電路分為三個模塊：兩個計(jì)數(shù)器模塊counterA，counterB，一個計(jì)數(shù)器結(jié)果比較模塊norgate。圖3-4 鎖定檢測的模塊劃分計(jì)數(shù)器模塊counterA模塊，完成對clkA的計(jì)數(shù)操作。計(jì)數(shù)器模塊counterB模塊，完成對clkB的計(jì)數(shù)操作。比較模塊，完成兩個計(jì)數(shù)操作模塊的比較。3.3.2 clkA計(jì)數(shù)器模塊a 功能本模塊的功能是對clkA輸入信號進(jìn)行計(jì)數(shù)操作，輸入時鐘信號為clkA。輸出結(jié)果為qA2：0，三位寬，進(jìn)行模8計(jì)數(shù)操作。reset為異步復(fù)位信號，當(dāng)其為低電平時，計(jì)數(shù)器的寄存器清零。enable為使能信號，當(dāng)其為高電

38、平時，計(jì)數(shù)器才能工作。所以，當(dāng)復(fù)位信號無效，使能信號有效時，計(jì)數(shù)器在輸入時鐘的驅(qū)動下，進(jìn)行計(jì)數(shù)操作。b 接口說明輸入引腳clkA，是外部時鐘輸入端口，1位寬度。輸入引腳reset為復(fù)位信號輸入端口，1位寬度。輸入引腳enable為外部使能信號輸入端口，1 位寬度。輸出引腳qA2：0為計(jì)數(shù)器的輸出端口，3位寬度。本計(jì)數(shù)器是模8計(jì)數(shù)器，異步復(fù)位。c 時序說明本模塊要滿足的時序如圖3-5：圖3-5參考時鐘計(jì)數(shù)器模塊的時序當(dāng)reset有效時，即當(dāng)其值為0時，輸出為0，從時序圖中可以看出，當(dāng)qA的值為3時，由于是異步復(fù)位，當(dāng)復(fù)位信號有效時，輸出結(jié)果變?yōu)?。只有使能信號有效時，計(jì)數(shù)器才開始工作，在時序圖中

39、，當(dāng)qA為5時，使能信號為低電平，計(jì)數(shù)器保持計(jì)數(shù)值。3.3.3 clkB計(jì)數(shù)器模塊a 功能本模塊的功能是對clkB輸入信號進(jìn)行計(jì)數(shù)操作，輸入時鐘信號為clkB。輸出結(jié)果為qB2：0，三位寬，進(jìn)行模8計(jì)數(shù)操作。reset為異步復(fù)位信號，當(dāng)其為低電平時，計(jì)數(shù)器的寄存器清零。enable為使能信號，當(dāng)其為高電平時，計(jì)數(shù)器才能工作。所以，當(dāng)復(fù)位信號無效，使能信號有效時，計(jì)數(shù)器在輸入時鐘的驅(qū)動下，進(jìn)行計(jì)數(shù)操作。b 接口說明輸入引腳clkB，是外部時鐘輸入端口，1位寬度。輸入引腳reset為復(fù)位信號輸入端口，1位寬度。輸入引腳enable為外部使能信號輸入端口，1位寬度。輸出引腳qB2：0為計(jì)數(shù)器的輸出端

40、口，3位寬度。本計(jì)數(shù)器是模8計(jì)數(shù)器，異步復(fù)位。c 時序說明本模塊要求滿足的時序條件如圖3-6：圖3-6 反饋時鐘計(jì)數(shù)器模塊時序當(dāng)reset信號有效時，計(jì)數(shù)器的寄存器清零。由于是異步復(fù)位，所以復(fù)位信號的優(yōu)先級最高。當(dāng)enable有效時，計(jì)數(shù)器開始計(jì)數(shù)操作。當(dāng)沒有復(fù)位信號，且使能信號有效時，計(jì)數(shù)器完成的是模8計(jì)數(shù)。3.3.4 同或比較模塊a 功能本模塊完成的功能是實(shí)現(xiàn)對兩個計(jì)數(shù)器的輸出結(jié)果進(jìn)行比較。什么時候進(jìn)行比較，取決于對參考clkA時鐘的計(jì)數(shù)器的輸出，當(dāng)參考時鐘的計(jì)數(shù)器的輸出為7時，即參考時鐘已經(jīng)完成8個脈沖的計(jì)數(shù)，此時在看對clkB進(jìn)行計(jì)數(shù)的計(jì)數(shù)器的值是否為7，若是，比較結(jié)果為高電平，否則輸

41、出為低電平。本模塊的驅(qū)動是靠qA來驅(qū)動的。當(dāng)輸出為高時表明鎖相環(huán)達(dá)到了鎖定。b 接口說明本模塊有三個輸入，一個輸出。其中輸入信號qA，qB，分別是計(jì)數(shù)器counterA，counterB的輸出。reset是復(fù)位信號的輸入，采用的是異步復(fù)位，當(dāng)其為低電平時有效，輸出和部寄存器復(fù)位。本模塊完成的比較不是任何時候都在比較qA，qB，而是當(dāng)qA為7時，才進(jìn)行比較。c 時序說明本模塊的時序圖要滿足的要求如圖3-7：下圖是當(dāng)輸入的時鐘的頻率、相位不同時，計(jì)數(shù)器的計(jì)數(shù)結(jié)果不同，檢測輸出結(jié)果將會是輸出低電平，表示鎖相環(huán)沒有達(dá)到鎖定。圖3-7 未鎖定時的時序圖3-8是當(dāng)輸入時鐘的頻率和相位一樣時，計(jì)數(shù)器的計(jì)數(shù)結(jié)

42、果一樣，檢測輸出的結(jié)果是輸出高電平，表示鎖相環(huán)達(dá)到了鎖定。圖3-8鎖定時的時序3.4 驗(yàn)證與測試設(shè)計(jì)驗(yàn)證：鎖相環(huán)鎖定檢測電路的實(shí)現(xiàn)，采用兩個計(jì)數(shù)器來對兩個輸入信號進(jìn)行計(jì)數(shù)操作，以便比較在一樣的時間，兩個計(jì)數(shù)器對兩個輸入時鐘的計(jì)數(shù)值是否相等。這種方法是可行的，當(dāng)兩個計(jì)數(shù)器的值在任何時刻都一樣時表明兩個輸入 時鐘的頻率和相位一樣，鎖相環(huán)達(dá)到鎖定狀態(tài)，否則鎖相環(huán)沒有達(dá)到鎖定狀態(tài)。物理驗(yàn)證：實(shí)現(xiàn)三位的計(jì)數(shù)器，由于計(jì)數(shù)器的計(jì)數(shù)頻率很高，所以不能采用一般的現(xiàn)成的計(jì)數(shù)器，而要用晶體管搭建一個計(jì)數(shù)器。對同或比較電路也是如此。完成本課題采用了三個模塊來實(shí)現(xiàn)，其中兩個是計(jì)數(shù)器模塊，一個是同或比較模塊。對本設(shè)計(jì)方案

43、設(shè)計(jì)的電路的測試，要分為四步來進(jìn)行。第一步，對參考時鐘的計(jì)數(shù)器進(jìn)行測試，主要測試的是復(fù)位信號有效時，計(jì)數(shù)器的部寄存器是否清零。對使能信號進(jìn)行測試，測試當(dāng)使能信號無效時，計(jì)數(shù)器是否保持原有的計(jì)數(shù)值。測試計(jì)數(shù)器對時鐘頻率的要求，要求計(jì)數(shù)器正常工作，輸入時鐘的頻率要在什么圍。由于是采用的模擬計(jì)數(shù)器，所以完成了計(jì)數(shù)器的功能測試后，還要測試計(jì)數(shù)器的靈敏度，抗噪聲性能。第二步，再按第一步的要求測試輸入時鐘的計(jì)數(shù)器。第三步，測試同或比較模塊，由于是采用的組合邏輯模塊，主要測試輸入復(fù)位信號的功能，當(dāng)復(fù)位信號有效時，輸出信號是否為低電平，測試數(shù)據(jù)變化的頻率圍，最高的變化頻率，最后還要測試比較器的靈敏度，抗噪聲性

44、能。第四步，將計(jì)數(shù)器和同或比較模塊連接成完成本課題的電路，對整個電路進(jìn)行測試。先測試復(fù)位信號，再測試使能信號的功能，整個電路所允許的輸入時鐘的最高頻率，是否滿足課題所要達(dá)到的時鐘頻率。4 2.5G Hz PLL鎖定檢測電路反向提取分析4.1 鎖定檢測電路外部引腳4.1.1 鎖定檢測電路圖圖4-1 鎖定檢測電路圖4.1.2 輸入引腳鎖定檢測的輸入引腳如下： clka為輸入的參考時鐘，其輸入時鐘的頻率可高達(dá)156.25MHz。clkb為鎖相環(huán)輸出時鐘經(jīng)由分頻器進(jìn)行16分頻得到的時鐘，鎖定檢測的目的就是要檢測clkb是否與輸入?yún)⒖紩r鐘具有一樣的頻率和相位。輸入信號rst為復(fù)位端，當(dāng)其為高電平時，整個

45、鎖定檢測電路的部寄存器都復(fù)位。當(dāng)其為低電平時，輸入時鐘的控制下，檢測電路開始工作。4.1.3 輸出引腳鎖定檢測的輸出引腳為參考時鐘clka的輸出，其輸出頻率與clka一樣。輸出引腳q為鎖定檢測的輸出端，當(dāng)鎖定檢測電路達(dá)到鎖定時，在檢測到達(dá)到鎖定時，輸出端q保持為高電平，當(dāng)鎖定檢測電路檢測到兩個時鐘沒有達(dá)到鎖定時，輸出端保持為低電平。4.2 鎖定檢測電路部結(jié)構(gòu)4.2.1 觸發(fā)器鎖定檢測部總共有42個觸發(fā)器，每個觸發(fā)器由30個CMOS晶體管組成。觸發(fā)器有時鐘輸入端，數(shù)據(jù)輸入端，復(fù)位信號輸入端，兩個輸出端口。觸發(fā)器為時鐘的上升沿觸發(fā)，復(fù)位信號為低電平時，觸發(fā)器復(fù)位。觸發(fā)器的部結(jié)構(gòu)如圖4-2：圖4-2

46、 D觸發(fā)器部結(jié)構(gòu)4.2.2 異或門鎖定檢測部總共有19個異或門，每個異或門有兩個輸入端口，一個輸出端口，異或門采用13個晶體管組成，如圖4-3。圖4-3 二輸入異或門4.2.3 反向器鎖定檢測部的反向器為由兩個CMOS晶體管組成。由于PMOS晶體管的空穴移動速度沒有電子移動的速度快，所以PMOS晶體管的溝道寬度要比NMOS晶體管的寬。4.2.4 與非門鎖定檢測部有兩輸入的與非門，三輸入的與非門，四輸入的與非門。4.2.5 或非門鎖定檢測部有一個18輸入的或非門，用來檢測兩個計(jì)數(shù)器的計(jì)數(shù)值是否一樣，構(gòu)成一個比較電路，如圖4-4。圖4-4 18輸入或非門4.3 鎖定檢測電路的實(shí)現(xiàn)4.3.1 計(jì)數(shù)器

47、鎖定檢測部有兩個18位的計(jì)數(shù)器，計(jì)數(shù)器采用D觸發(fā)器來構(gòu)成，與傳統(tǒng)的同步計(jì)數(shù)器相比，本設(shè)計(jì)中沒有采用同步計(jì)數(shù)，而采用異步計(jì)數(shù)。構(gòu)成的計(jì)數(shù)器如圖4-5：圖4-5 18位計(jì)數(shù)器該計(jì)數(shù)器中的18個D觸發(fā)器采用一樣的復(fù)位端。4.3.2 比較模塊比較模塊的電路圖如圖4-6：圖4-6 比較電路圖比較模塊采用17個異或門和一個18輸入的或非門組成，18輸入或非門的一個輸入端采用的是計(jì)數(shù)器的最高位經(jīng)過一定的控制電路到達(dá)18輸入或非門的輸入端，此控制位好比一個檢測開關(guān)，當(dāng)鎖定參考時鐘計(jì)數(shù)器和反饋時鐘計(jì)數(shù)器的計(jì)數(shù)值一樣時，且參考時鐘計(jì)數(shù)器的最高位已經(jīng)計(jì)數(shù)到1時，控制電路的開關(guān)打開，讓十八輸或非門輸出一個時鐘寬度的高

48、電平。4.3.3 控制模塊控制模塊的作用是為了在參考時鐘計(jì)數(shù)器的最高位計(jì)數(shù)到1時，對整個計(jì)數(shù)器電路進(jìn)行復(fù)位操作，以便進(jìn)行下一次的比較，之所以不采用最高位的反向來進(jìn)行復(fù)位，是為了使復(fù)位達(dá)到與時鐘的同步，以維持系統(tǒng)工作的穩(wěn)定。如圖4-7：圖4-7 控制電路圖4.4 反向提取的鎖定檢測電路圖 反向提取的電路圖為圖4-8圖4-8 鎖定檢測電路圖鎖定檢測電路左邊為參考時鐘、反饋時鐘輸入端，復(fù)位信號輸入端。復(fù)位信號為高電平時，整個電路復(fù)位。右邊的端口為輸出端，當(dāng)檢測到兩個時鐘達(dá)到鎖定時，輸出端保持為高電平，當(dāng)檢測到兩個時鐘沒有達(dá)到鎖定時，輸出端始終保持低電平。鎖定檢測電路的功能是對參考時鐘和輸入的比較時鐘

49、進(jìn)行計(jì)數(shù)，在一定的時間，若兩個計(jì)數(shù)器的計(jì)數(shù)值一樣，就表示兩個時鐘是鎖定的，否則沒有鎖定。5 2.5GHz PLL鎖定檢測電路SMIC0.18工藝下重新設(shè)計(jì)5.1 反相器設(shè)計(jì) 反相器的設(shè)計(jì)采用的是用一個PMOS 和NMOS 晶體管來實(shí)現(xiàn)，在高速的電路中，反相器中晶體管的參數(shù)設(shè)計(jì)也是很重要的，為了達(dá)到反相器能夠正確地進(jìn)行0和1的翻轉(zhuǎn)，由于PMOS晶體管中的空穴的移動速度比自由電子慢，所以為了達(dá)到對稱的效果，PMOS晶體管的寬度比NMOS大。在本設(shè)計(jì)中，PMOS的參數(shù)為溝道長180nm、溝道寬1.5um，NMOS的參數(shù)為溝道長180nm、溝道寬1.2um。在鎖定檢測電路的整個電路中，所有的反相器都采

50、用此參數(shù)。5.2 D觸發(fā)器設(shè)計(jì) D觸發(fā)器的設(shè)計(jì)包含傳輸門的設(shè)計(jì)、反相器的設(shè)計(jì)、與非門的設(shè)計(jì)。傳統(tǒng)的D觸發(fā)器的數(shù)據(jù)輸入端都是直接接到傳輸門上，反向提取電路中的D觸發(fā)器的數(shù)據(jù)端都接到一個反相器上，再接入傳輸門上，以便使得在時鐘的上升沿進(jìn)行計(jì)數(shù)。在鎖定檢測電路的整個電路中，所有的D觸發(fā)器都采用同樣的參數(shù)。5.2.1 傳輸門設(shè)計(jì) 傳輸門采用一個PMOS和一個NMOS晶體管來實(shí)現(xiàn)，對于傳輸門的參數(shù)，在本設(shè)計(jì)中采用的參數(shù)為PMOS長180nm、寬1.5um，NMOS的參數(shù)為長180nm、寬1.2um。5.2.2與非門的設(shè)計(jì) 在本設(shè)計(jì)中，D觸發(fā)器采用的是異步復(fù)位，當(dāng)復(fù)位端為低電平時，整個D觸發(fā)器的輸出為0。

51、在設(shè)計(jì)與非門中采用的參數(shù)為PMOS長180nm、寬1.5um，NMOS的參數(shù)為長180nm、寬1.2um。結(jié)構(gòu)如圖5-1：左邊的信號為輸入信號端口，右邊的為輸出信號端口。 圖5-1 二輸入與非門設(shè)計(jì)5.3 計(jì)數(shù)器設(shè)計(jì) 在本設(shè)計(jì)中，采用一樣的D觸發(fā)器來設(shè)計(jì)一個18位的計(jì)數(shù)器，本計(jì)數(shù)器采用的是異步計(jì)數(shù)方式。采用統(tǒng)一的復(fù)位信號。設(shè)計(jì)的計(jì)數(shù)器如下，左邊依次為時鐘端、復(fù)位端，圖5-2為18位計(jì)數(shù)器的輸出端：圖5-2 計(jì)數(shù)器的設(shè)計(jì)5.4 十八輸入或非門設(shè)計(jì)5.4.1 十八輸入或非門的特點(diǎn)在鎖定檢測電路中，十八輸入或非門設(shè)計(jì)的好壞直接關(guān)系到鎖定檢測電路工作的穩(wěn)定。與傳統(tǒng)的或非門相比，反向提取電路的或非門只采

52、用了幾個上拉PMOS晶體管的并聯(lián)來作為一個上拉PMOS晶體管。這就使得輸入信號不能任意接到或非門的輸入端，而必須進(jìn)行選擇。5.4.2 十八輸入或非門設(shè)計(jì)的困難在高速的設(shè)計(jì)中是要避免使用或非門的，尤其是扇入和扇出都比較大的或非門。由于在本設(shè)計(jì)中，或非門實(shí)現(xiàn)的功能是鐘控或非門，只有當(dāng)控制模塊的輸出端為0時，或非門開始工作。為此，控制模塊的輸出端必須接到十八輸入或非門的上拉PMOS晶體管的輸入端。當(dāng)上拉PMOS的輸入端為低電平時，P管道通，如果鎖定檢測電路達(dá)到鎖定時，所有的NMOS晶體管的輸入端都為低電平，所有的NMOS晶體管都不導(dǎo)通，使得輸出為高電平。但是，如果鎖定檢測沒有達(dá)到鎖定時，情況就會不同

53、。如果P管輸入為低電平，P管導(dǎo)通，其他的NMOS晶體管，由于鎖定檢測沒有達(dá)到鎖定，所以存在有NMOS晶體管導(dǎo)通的情況，此時輸出端是否是為0，取決于NMOS晶體管參數(shù)的設(shè)置。如果NOMS晶體管的參數(shù)設(shè)計(jì)的很小，則其等效阻抗就比較大，使得NOMS晶體管和PMOS晶體管進(jìn)行分壓，造成輸出端的輸出不是為低電平，也不是為高電平，在1v左右的模糊狀態(tài)。5.4.3 十八輸入或非門的重新設(shè)計(jì)要解決此問題，只有將NMOS晶體管的等效阻抗減小，其方法是增大NMOS晶體管的參數(shù)，NMOS晶體管的參數(shù)設(shè)置為溝道長度為200nm，溝道寬度為10um，PMOS晶體管的溝道長度為200nm，溝道寬度為6um。雖然這樣會增大

54、電容，但在數(shù)字系統(tǒng)中這一點(diǎn)是不太重要的。在高速的設(shè)計(jì)中是要避免使用或非門的，尤其是扇入和扇出都比較大的或非門?？梢栽诨蚍情T的輸出端增加一個電容來進(jìn)行低通濾波。使得十八輸入或非門工作穩(wěn)定。如圖5-3圖5-3 或非門的設(shè)計(jì)5.5 與非門設(shè)計(jì)在鎖定檢測電路中有兩輸入、三輸入、四輸入與非門。由于在高速的電路中采用與非門是比較好的選擇，所以在本設(shè)計(jì)中，與非門的設(shè)計(jì)不如或非門的參數(shù)要求很高，只要與非門能很好的傳輸?shù)仉娖胶透唠娖郊纯?。與非門中PMOS晶體管的參數(shù)為溝道長度為180n米，溝道寬度為1.5um。NMOS晶體管的參數(shù)為溝道長度為180Nnm，溝道寬度為1.2um。5.6 時鐘設(shè)計(jì)由于在電路中時鐘的長導(dǎo)線由顯著的延遲，所以要在時鐘線的不同點(diǎn)插入緩沖器。采用的時鐘樹網(wǎng)絡(luò)如圖5-4：其中緩沖器采用兩個反相器構(gòu)成。到達(dá)參考時鐘計(jì)數(shù)器和反饋時鐘計(jì)數(shù)器的時鐘經(jīng)過了一樣的緩沖器，達(dá)到了對稱效果。參考時鐘到達(dá)控制模塊時，又經(jīng)過了一級緩沖器，為了達(dá)到對稱，反饋時鐘也經(jīng)過了一級緩沖器，盡管經(jīng)過緩沖器后時鐘沒有用處。圖5-4 鎖定檢