8譯碼器的VHDL設(shè)計(jì)_第1頁(yè)
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8譯碼器的VHDL設(shè)計(jì)_第3頁(yè)
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1、13-8譯碼器的VHDL設(shè)計(jì)1.實(shí)體框圖2.程序設(shè)計(jì)正確的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER38A ISPORT(A2,A1,AO,S1,S2,S3:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY DECODER38A;ARCHITECTURE ONE OF DECODER38A ISSIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINS=A2&A1&A0&S1&S2&S

2、3;WITH S SELECTY= WHEN 000100,WHEN 001100,WHEN 010100,WHEN 011100,HOYONAY1NBY2WCY3NG1Y4NG2ANYENY7N74138S:E DECODER2WHEN 100100,WHEN 101100,WHEN 110100,301111111 WHEN 111100,WHEN OTHERS;END ARCHITECTURE ONE;3.仿真波形圖4.仿真波形分析當(dāng)S1 S2 S3=100時(shí)，只有當(dāng)A2 A1 A0=111時(shí)，Y7才輸出低電平，否則為高電平，當(dāng)A2A1A0=110時(shí)，丫6才輸出低電平，否則為高電平，當(dāng)A

3、2 A1 A0=101時(shí)，丫5才輸出低電平，否則為高電平，丫4到丫0同理?？梢?jiàn)該程序設(shè)計(jì)的是3-8譯碼器7449-OAAOBBOCC00-FiD0EraiuOFG-jStl 0CD TO 7SEG .-|n|= 卜”T応三、共陽(yáng)極數(shù)碼管七段顯示譯碼器的1.實(shí)體框圖VHDL設(shè)計(jì)42.程序設(shè)計(jì)正確的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DISPLAY_DECODER ISPORT(A3,A2,A1,AO:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY DISPLAY_DECODER;ARCHITECTURE ONE OF DISPLAY_DECODER ISSIGNAL S: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINS=A3&A2&A1& A0;WITH S SELECTY1001，即大于9,數(shù)碼管無(wú)顯示。由此可知，程序設(shè)計(jì)的是七段顯示譯碼

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