如何分析FPGA的片上資源使用情況

1、如何分析FPGA的片上資源使用情況系統(tǒng)分類：EDA自定義分類：Quartus II.2010-05-04 11:31 發(fā)表標簽：Altera FPGA資源在維護遺留代碼（4）時序問 題初露端倪這篇文章中，我提到“第三方開發(fā)的設(shè)計中，組合邏輯與時序邏輯的比例為2.6:1 ”，這是造成該設(shè)計時序收斂困難的原因之一。mengyudn朋友很細心，對這個數(shù)據(jù)的來歷產(chǎn)生了疑問。下面我就簡單地介紹一下如何分析FPGA芯片上的組合邏輯（LUT）和時序邏輯（REG的利 用率。一、如何得到LUT與REG的使用比例我們先看一個FPGA工程的編譯結(jié)果報告:Flow StatusSuccessful -MonJan (

2、J4 03:05：03 2010Quad us II Verstori9.0 Budd 235 06/17；2109 SP2SJ FullVersianRevisiwi NameTop-tevel Entity NameJ ；.：，F(xiàn)amiK)Cyclone IIIDeviceEP3C2E144C8TimingFrislMet bmrng 已口uiremertiNATotal loic efenents24,071 ； 24 £24 | 舸驚T ski combinalicnl functions21 £2丿24,&24 的髯logic rsgi$teFs加58 /

3、 24,524 (鶉切Total registers8882Total pins83/83(100X)Total vijtual pins0T口同 memory bits512M2S0856tMiEmbedded Multiplierelements18/132(14)Total PLLs1 J4 (25龕在這個報告中，我們可以看到如下信息：Total logic elements 24071/24624（98%）:該芯片中共有 24624個LE資源，其中的98%在這個工程的這次編譯中得到了使用。Total combinational functions 21612/24624（88%）:該芯

4、片的 24624 個 LE資源中，88%用于實現(xiàn)組合邏輯。Dedicated logic registers 8858/24624（36%）:該芯片的24624個LE資源中，36%用于實現(xiàn)寄存器，即時序邏輯。就是從上述信息中，我得到了組合邏輯與時序邏輯的使用比例一一21612/8858 = 2.4:1。二、一份更詳細的資源利用率報告在這個報告中，有一點可能會令人困惑：為什么Total combinational functions 與Dedicated logic registers 之和（30470）大于Totallogic elements （24071），甚至大于該芯片的總資源（2462

5、4）。我們再來看一份更詳細的資源使用報告 Fitter Resource Usage Summary色 Compitinn Report - Fitter Resourte Usage Summ.尋臼 Complation R»?prt 尋 Hl Leqsl Motixe as Flow 5jmnnBry SS Flo艸 SettingsFlow Non-Default Global Settings+審自管匡 Flow Elapsed Tine 包薛 Flo啪 05 S<immar7 尋酋 Flew LogAnalysis SiS/nth&sis 魚Partitian

6、 Merge 尋3 FittsrSE3 Summary 昌辰 Settings as Parallel Compilatton 嘗塾 I/O Alignment Warnings SB Netiist Optiinizationrs rncrementai 匚ompi怙ticn S&ction 昌 Pin-Out File- ssource 5&ctiari:SB | Resource Usage Sunfimary 尋制 LogkL«k Region Resource Ua 包曲 Partitior Statistics SB Input Pins &S *

7、?vtpLit Pins母翼 Duul PurpQ? ©nd Dudi匚盤d PtGidir PinsI/O BanUaqe 厚品 All Pacteje Pjn5FLL 5ummdry QS PLL lisdge 當塞 Output Pin Defeut Load For Rl 借昌I Reswrxe Utiieation by Entity 每甜 Delay Chain Summary 曲 Pad Ta Core Delay Chain Faro 言黑 Control Signals 密疆 Globel & Other Fast Signd5 每離 hlon'Gl

8、obal High Fan-Out 5ignc 俸麗 RAM 5ummary 豈謹 DSP Block Usage Surnmary 爲黑 DSP Block Details 十 冒二)Logic and Routing Section I* fiLJ I/O Rules： SectionD&vke Options詡再 Ope rati rig Settings and Conditiors 曇區(qū) Estimated Deay Added For Hodd Tit + 尋_| Advanced F吐er DataMeseagee 尋，和 Suppressed Messages 魯一|

9、AsseribleK 些二I Tiffieuest Timirg AnalsrI Time<uest Timing Analyzer GUIFiesoiitceUsage1口 Tol ioc elemeribs.富帀亍遷證方了亜.乏2一 Combinahiortal with no recpler152133-Register only24594-Conitinational with a register639956E Logie l&fnent 日ge by number of LUT inpu($7-4 input funebons1093033 input Junctio

10、ns6B359-* <=2 input functionj3839W-Register only2459r12白 Logic elemerils by mods13卄 ncrral mode1795014“ atithmetio mode368215B Total legisters*9,602? 24,964 (36)17-dedicated logic registers加 58/24&4 (36 糾18” l/B legisters24/340( 7)1920Total LABs parrial ( cornpfet&ly used1,536/1J539(100 X

11、)21User inserted logic elements022Virtual pinsD23日 I/O ptnsB3/83(10OX)24-Clock pinssje(ioo25Dediccd igut pins3/933)Global signals202?M9Ks6G?GG(10028T oll block mennory bits51 ?JOOO / 600256 94 監(jiān)藥f olal blockrnemoryj implennentation bits60356 / 6CH256 (100)30Embedded Mult ip lief 用 eiennents18/132(14

12、)31PLL?:V4(25J32Glob 引 docky20/20(100)33JTAGsVI (100X)34ORC blocks0；1 (0糾35ASMI blocksoMToVj36trnpedance contiol blocks37Average iriterc&nnect uage tatsl/H/Vm / 47Z f 4陀38Peak interccrtriect usgft total/H加圈礬E垂兀優(yōu)33Masirnum fan-cut nedePorlA_R jdCIkinputGlk Ctrl毗Mawimum fanoul2906< 1* Register

13、count does not include registers iri$ide RAM blacks or DSP blocks.Fitter Resource Usage Summary這份報告包含很多信息，在這里我們只需要關(guān)心Total logic eleme nts 項。Total logic eleme nts 24071/24624(98%)由三種使用情況不同的LE資源組成：僅用于實現(xiàn)組合邏輯的LE (Combinational with no register15213)，僅用于實現(xiàn)時序邏輯的LE ( Register only2459），同時用于實現(xiàn)組合邏輯和時序邏輯的LE （

14、Combinational with a register 6399)三、從 Resource Property Editor看 LE 的使用情況在進一步分析這些數(shù)據(jù)之前，我們有必要回顧一下FPGA的基本組成元素LE（ Logic Element ）的結(jié)構(gòu)和功能。以Altera的CycloneIII系列FPGA芯片為例，其LE內(nèi)部結(jié)構(gòu)如下圖所示：COMIBOUT2459），同時用于實現(xiàn)組合邏輯和時序邏輯的LE （Combinational with a register 6399)2459），同時用于實現(xiàn)組合邏輯和時序邏輯的LE （Combinational with a register 6

15、399)4輸入LUT），其中黃色高亮部分為時序邏輯（一個 D觸發(fā)這個LE同時用于實現(xiàn)組合邏輯和時序邏輯，其中藍色部分為組合邏輯（一個 器）。我們再來看一個更有趣的 LE：這個LE也同時用于實現(xiàn)組合邏輯和時序邏輯，與上一幅圖不同的地方在于，這里的組合邏輯(4輸入LUT)與時序邏輯(REG并沒有連接關(guān)系。組合邏輯從COMBOU直接輸出，時序邏輯從REGOU輸出。這種互不相關(guān)的組合邏輯與時序邏輯共用同一個LE的情況很特殊，這是采用了 Register Packing資源優(yōu)化技術(shù)之后的實現(xiàn)方式。如果沒有采用這一資源優(yōu)化技術(shù)，就要用兩個LE來分別實現(xiàn)相應(yīng)的組合邏輯和時序邏輯。明白了上面這兩幅圖，大家也能

16、由此類推，想象出僅用于實現(xiàn)組合邏輯的LE (Combinational with no register)和僅用于實現(xiàn)時序邏輯的LE( Register only )該是什么樣子。四、“數(shù)字終于對(湊)上了！”我們回到前面關(guān)于資源利用率分析的部分。有了上面介紹的知識，大家應(yīng)該能夠把資源利用率報告中三種使用情況不同的LE區(qū)分開了。我們把“同時用于實現(xiàn)組合邏輯和時序邏輯的LE (6399)”分別加到“僅用于實現(xiàn)組合邏輯的LE( 15213) ”和“僅用于實現(xiàn)時序邏輯的LE(2459)”上面，就可以得到“全部組合邏輯”(Total combinational functions = 6399 + 1

17、5213 = 21612)和“全部寄存器” (Dedicated logic registers = 6399 + 2459 = 8858)兩個數(shù)值了。這兩個數(shù)值就是第一幅圖中關(guān)于資源利用率的匯總報告結(jié)果，它們的比例恰好就是2.4:1。由于6399這個數(shù)字被使用了兩次，所以我們最初關(guān)于“Total combinational functions與Dedicated logic registers 之和(30470 = (6399 + 15213) + (6399 + 2459)大于 Total logic elements(24071 = 6399 + 15213 + 2459)"的困惑也得到了解答。五、總結(jié)置的限制，單獨實現(xiàn)組合邏輯或時序邏輯的兩個LE可能不能合并到一個 LE中實現(xiàn)。所以，在資源利用率報告中會出現(xiàn)三種使用情況不同的 LE。由于過