第5章 VHL 狀態(tài)機(jī)ppt課件

1、第第5 5章章VHDLVHDL狀態(tài)機(jī)狀態(tài)機(jī) X康芯科技康芯科技5.1 5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句 5.1.1 5.1.1 類型定義語(yǔ)句類型定義語(yǔ)句 TYPE 數(shù)據(jù)類型名數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型基本數(shù)據(jù)類型 ;或或TYPE 數(shù)據(jù)類型名數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義數(shù)據(jù)類型定義 ; TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; TYPE m_state IS ( st0，st1，st2，st3，st4，st5 )

2、 ; SIGNAL present_state，next_state : m_state ; TYPE BOOLEAN IS (FALSE，TRUE) ； X康芯科技康芯科技5.1 5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句 5.1.1 5.1.1 類型定義語(yǔ)句類型定義語(yǔ)句 TYPE my_logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my_logic ; s1 = Z ; SUBTYPE 子類型名子類型名 IS 基本數(shù)據(jù)類型基本數(shù)據(jù)類型 RANGE 約束范圍約束范圍; SUBTYPE digits IS INTEGER RANGE 0 to 9 ; X康芯科技

3、康芯科技5.1 5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句 5.1.2 5.1.2 狀態(tài)機(jī)的優(yōu)勢(shì)狀態(tài)機(jī)的優(yōu)勢(shì) 1狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)；狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)；2由于狀態(tài)機(jī)的結(jié)構(gòu)相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定；由于狀態(tài)機(jī)的結(jié)構(gòu)相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定；3、狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊；、狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊；4、與、與VHDL的其他描述方式相比，狀態(tài)機(jī)的的其他描述方式相比，狀態(tài)機(jī)的VHDL表述豐富多表述豐富多樣、程序?qū)哟畏置鳎Y(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)、修改和模塊樣、程序?qū)哟畏置鳎Y(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)

4、、修改和模塊移植方面也有其獨(dú)到的好處；移植方面也有其獨(dú)到的好處；5、在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。、在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。 6、高可靠性。、高可靠性。 X康芯科技康芯科技5.1 5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句 5.1.3 5.1.3 狀態(tài)機(jī)結(jié)構(gòu)狀態(tài)機(jī)結(jié)構(gòu) 1. 說(shuō)明部分說(shuō)明部分 ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; . X康芯科技康芯科技5.1 5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句 5.1.3

5、5.1.3 狀態(tài)機(jī)結(jié)構(gòu)狀態(tài)機(jī)結(jié)構(gòu) 2. 主控時(shí)序進(jìn)程主控時(shí)序進(jìn)程 comb_outputsstate_inputsresetclkFSM:s_machineCOMnext_statecurrent_statePROCESSREGPROCESS圖圖5-1 5-1 一般狀態(tài)機(jī)結(jié)構(gòu)框圖一般狀態(tài)機(jī)結(jié)構(gòu)框圖 X康芯科技康芯科技5.1 5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句 5.1.3 5.1.3 狀態(tài)機(jī)結(jié)構(gòu)狀態(tài)機(jī)結(jié)構(gòu) 3. 主控組合進(jìn)程主控組合進(jìn)程 4. 輔助進(jìn)程輔助進(jìn)程 X康芯科技康芯科技【例【例5-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTIT

6、Y s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 );END s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); -數(shù)據(jù)類型定義，狀態(tài)符號(hào)化數(shù)據(jù)類型定義，狀態(tài)符號(hào)化 SIGNAL current_state, next_state: FSM_ST;-將現(xiàn)態(tài)和次態(tài)定義為新將現(xiàn)態(tài)和次

7、態(tài)定義為新的數(shù)據(jù)類型的數(shù)據(jù)類型BEGIN REG: PROCESS (reset,clk) -主控時(shí)序進(jìn)程主控時(shí)序進(jìn)程 BEGIN IF reset = 1 THEN current_state = s0;-檢測(cè)異步復(fù)位信號(hào)檢測(cè)異步復(fù)位信號(hào) ELSIF clk=1 AND clkEVENT THEN current_state comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_state comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELS

8、E next_state comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELSE next_state = s0; END IF; END case; END PROCESS; END behv; X康芯科技康芯科技5.1 5.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句 5.1.3 5.1.3 狀態(tài)機(jī)結(jié)構(gòu)狀態(tài)機(jī)結(jié)構(gòu) 圖圖5-2 5-2 例例5-15-1狀態(tài)機(jī)的工作時(shí)序

9、狀態(tài)機(jī)的工作時(shí)序 X康芯科技康芯科技5.2 Moore5.2 Moore狀態(tài)機(jī)狀態(tài)機(jī) 5.2.1 5.2.1 多進(jìn)程狀態(tài)機(jī)多進(jìn)程狀態(tài)機(jī) 圖圖5-3 ADC08095-3 ADC0809工作時(shí)序工作時(shí)序 X康芯科技康芯科技5.2 Moore5.2 Moore狀態(tài)機(jī)狀態(tài)機(jī) 5.2.1 5.2.1 多進(jìn)程狀態(tài)機(jī)多進(jìn)程狀態(tài)機(jī) 圖圖5-4 5-4 控制控制ADC0809ADC0809采樣狀態(tài)圖采樣狀態(tài)圖 X康芯科技康芯科技5.2 Moore5.2 Moore狀態(tài)機(jī)狀態(tài)機(jī) 5.2.1 5.2.1 多進(jìn)程狀態(tài)機(jī)多進(jìn)程狀態(tài)機(jī) 圖圖5-5 5-5 采樣狀態(tài)機(jī)結(jié)構(gòu)框圖采樣狀態(tài)機(jī)結(jié)構(gòu)框圖 X康芯科技康芯科技【例【例

10、5-25-2】LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);- PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);-來(lái)自來(lái)自08090809轉(zhuǎn)換好的轉(zhuǎn)換好的8 8位數(shù)據(jù)位數(shù)據(jù)CLK : IN STD_LOGIC; -CLK : IN STD_LOGIC; -狀態(tài)機(jī)工作時(shí)鐘狀態(tài)機(jī)工作時(shí)鐘EOC : IN

11、 STD_LOGIC; -EOC : IN STD_LOGIC; -轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC; -8ALE : OUT STD_LOGIC; -8個(gè)模擬信號(hào)通道地址鎖存信號(hào)個(gè)模擬信號(hào)通道地址鎖存信號(hào)START : OUT STD_LOGIC; -START : OUT STD_LOGIC; -轉(zhuǎn)換開(kāi)始信號(hào)轉(zhuǎn)換開(kāi)始信號(hào)OE : OUT STD_LOGIC; -OE : OUT STD_LOGIC; -數(shù)據(jù)輸出數(shù)據(jù)輸出3 3態(tài)控制信號(hào)態(tài)控制信號(hào)ADDA : OUT STD_LOGIC; -ADDA : OUT STD_L

12、OGIC; -信號(hào)通道最低位控制信號(hào)信號(hào)通道最低位控制信號(hào)LOCK0 : OUT STD_LOGIC; -LOCK0 : OUT STD_LOGIC; -觀察數(shù)據(jù)鎖存時(shí)鐘觀察數(shù)據(jù)鎖存時(shí)鐘Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位數(shù)據(jù)輸出位數(shù)據(jù)輸出END ADCINT;END ADCINT;ARCHITECTURE behav OF ADCINT ISARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st

13、3,st4) ; -TYPE states IS (st0, st1, st2, st3,st4) ; -定義各狀態(tài)子類型定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 ;SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK SIGNAL LOCK : STD_LOGIC; - : STD_

14、LOGIC; - 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào)轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) BEGINBEGINADDA = 1;-ADDA = 1;-當(dāng)當(dāng)ADDA=0ADDA=0，模擬信號(hào)進(jìn)入通道，模擬信號(hào)進(jìn)入通道IN0IN0；當(dāng)；當(dāng)ADDA=1ADDA=1，則進(jìn)入通道，則進(jìn)入通道IN1IN1Q = REGL; LOCK0 = LOCK ;Q = REGL; LOCK0 ALE=0;START=0;LOCK=0;OE=0; next_state ALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0;OE=0; IF (EOC=1) THEN next

15、_state = st3; -EOC=1表明轉(zhuǎn)換結(jié)束表明轉(zhuǎn)換結(jié)束 ELSE next_state ALE=0;START=0;LOCK=0;OE=1; next_state ALE=0;START=0;LOCK=1;OE=1;next_state next_state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG ; - 由信號(hào)由信號(hào)current_state將當(dāng)

16、前狀態(tài)值帶出此進(jìn)將當(dāng)前狀態(tài)值帶出此進(jìn)程程:REG LATCH1: PROCESS (LOCK) - 此進(jìn)程中，在此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL next_state next_state IF (EOC=1) THEN next_state = st3; ELSE next_state next_state next_state next_state ALE=0;START=0;LOCK=0;OEALE=1;START=1;LOCK=0;OEALE=0;START=0;

17、LOCK=0;OEALE=0;START=0;LOCK=0;OEALE=0;START=0;LOCK=1;OE ALE=0;START=0;LOCK=0; END CASE ; END PROCESS COM2 ; X康芯科技康芯科技5.2 Moore5.2 Moore狀態(tài)機(jī)狀態(tài)機(jī) 5.2.2 5.2.2 單進(jìn)程單進(jìn)程MooreMoore狀態(tài)機(jī)狀態(tài)機(jī) 【例【例5-45-4】LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 ISENTITY MOORE1

18、IS PORT (DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0); PORT (DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST : IN STD_LOGIC; CLK,RST : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;END MOORE1;ARCHITECTURE behav OF MOORE1 ISARCHITECTURE behav OF MOORE

19、1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4); TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4); SIGNAL C_ST : ST_TYPE ; SIGNAL C_ST : ST_TYPE ; BEGIN BEGIN PROCESS(CLK,RST) PROCESS(CLK,RST) BEGIN BEGIN IF RST =1 THEN C_ST = ST0 ; Q= 0000 ; IF RST =1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1 ; ELSE

20、C_ST = ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2 ; ELSE C_ST = ST1 ;END IF; Q IF DATAIN =01 THEN C_ST = ST3 ; ELSE C_ST = ST0 ;END IF; Q IF DATAIN =00 THEN C_ST = ST4 ; ELSE C_ST = ST2 ;END IF; Q IF DATAIN =11 THEN C_ST = ST0 ; ELSE C_ST = ST3 ;END IF; Q C_ST = ST0; END CASE; END IF; END PROCESS

21、;END behav; X康芯科技康芯科技5.2 Moore5.2 Moore狀態(tài)機(jī)狀態(tài)機(jī) 5.2.2 5.2.2 單進(jìn)程單進(jìn)程MooreMoore狀態(tài)機(jī)狀態(tài)機(jī) 圖圖5-7 5-7 例例5-45-4狀態(tài)機(jī)綜合后的部分主要狀態(tài)機(jī)綜合后的部分主要RTLRTL電路模塊電路模塊SynplifySynplify綜合）綜合） X康芯科技康芯科技5.2 Moore5.2 Moore狀態(tài)機(jī)狀態(tài)機(jī) 5.2.2 5.2.2 單進(jìn)程單進(jìn)程MooreMoore狀態(tài)機(jī)狀態(tài)機(jī) 圖圖5-8 5-8 例例5-45-4單進(jìn)程狀態(tài)機(jī)工作時(shí)序單進(jìn)程狀態(tài)機(jī)工作時(shí)序 X康芯科技康芯科技5.2 Moore5.2 Moore狀態(tài)機(jī)狀態(tài)機(jī)

22、5.2.2 5.2.2 單進(jìn)程單進(jìn)程MooreMoore狀態(tài)機(jī)狀態(tài)機(jī) 圖圖5-9 5-9 對(duì)應(yīng)于例對(duì)應(yīng)于例5-45-4的二進(jìn)程狀態(tài)機(jī)工作時(shí)序圖的二進(jìn)程狀態(tài)機(jī)工作時(shí)序圖 X康芯科技康芯科技5.3 Mealy5.3 Mealy狀態(tài)機(jī)狀態(tài)機(jī) 【例【例5-55-5】 LIBRARY IEEE; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISENTITY MEALY1 ISPORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; PORT ( CLK ,D

23、ATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;END MEALY1;ARCHITECTURE behav OF MEALY1 ISARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0, st1, st2, st3,st4); TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL S

24、TX : states ; BEGIN BEGIN COMREG : PROCESS(CLK,RESET) BEGIN - COMREG : PROCESS(CLK,RESET) BEGIN -決定轉(zhuǎn)換狀態(tài)的進(jìn)程決定轉(zhuǎn)換狀態(tài)的進(jìn)程 IF RESET =1 THEN STX = ST0;IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 1 THEN ST

25、X IF DATAIN = 0 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 1 THEN STX STX STX IF DATAIN = 1 THEN Q = 10000 ; ELSE Q IF DATAIN = 0 THEN Q = 10111 ; ELSE Q IF DATAIN = 1 THEN Q = 10101 ; ELSE Q IF DATAIN = 0 THEN Q = 11011 ; ELSE Q IF DATAIN = 1 THEN Q = 11101 ; ELSE Q Q=00000

26、; END CASE ; END PROCESS COM1 ;END behav; X康芯科技康芯科技5.3 Mealy5.3 Mealy狀態(tài)機(jī)狀態(tài)機(jī) 【例【例5-65-6】LIBRARY IEEE; -MEALY FSMLIBRARY IEEE; -MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 ISENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; PORT ( CLK ,DATAIN,RESET : IN STD_L

27、OGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;END MEALY2;ARCHITECTURE behav OF MEALY2 ISARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4); TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL STX : states ; SIGNAL Q

28、1 : STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN BEGIN COMREG : PROCESS(CLK,RESET) - COMREG : PROCESS(CLK,RESET) -決定轉(zhuǎn)換狀態(tài)的進(jìn)程決定轉(zhuǎn)換狀態(tài)的進(jìn)程 BEGIN BEGIN IF RESET =1 THEN STX = ST0; IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF D

29、ATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 1 THEN STX STX STX IF DATAIN=1 THEN Q2 :=10000; ELSE Q2:=01010; END IF; WHEN st1= IF DATAIN=0 THEN Q2 :=10111; ELSE Q2:=10100; END IF; WHEN st2= IF DATAIN

30、=1 THEN Q2 :=10101; ELSE Q2:=10011; END IF; WHEN st3= IF DATAIN=0 THEN Q2 :=11011; ELSE Q2:=01001; END IF; WHEN st4= IF DATAIN=1 THEN Q2 :=11101; ELSE Q2:=01101; END IF; WHEN OTHERS = Q2:=00000 ; END CASE ; IF CLKEVENT AND CLK = 1 THEN Q1=Q2; END IF; END PROCESS COM1 ; Q = Q1 ;END behav; X康芯科技康芯科技5.

31、3 Mealy5.3 Mealy狀態(tài)機(jī)狀態(tài)機(jī) 圖圖5-10 5-10 例例5-55-5狀態(tài)機(jī)工作時(shí)序圖狀態(tài)機(jī)工作時(shí)序圖 X康芯科技康芯科技5.3 Mealy5.3 Mealy狀態(tài)機(jī)狀態(tài)機(jī) 圖圖5-11 5-11 例例5-65-6狀態(tài)機(jī)工作時(shí)序圖狀態(tài)機(jī)工作時(shí)序圖 X康芯科技康芯科技5.4 5.4 狀態(tài)編碼狀態(tài)編碼 表表5-1 5-1 控制信號(hào)狀態(tài)編碼表控制信號(hào)狀態(tài)編碼表 5.4.1 5.4.1 直接輸出型編碼直接輸出型編碼 狀態(tài)狀態(tài) 狀狀 態(tài)態(tài) 編編 碼碼STARTALEOELOCKB功功 能能 說(shuō)說(shuō) 明明ST0 00000初始態(tài)初始態(tài)ST111000啟動(dòng)轉(zhuǎn)換啟動(dòng)轉(zhuǎn)換ST200001若測(cè)得若測(cè)得

32、EOC=1時(shí)，轉(zhuǎn)下一狀態(tài)時(shí)，轉(zhuǎn)下一狀態(tài)ST3ST300100輸出轉(zhuǎn)換好的數(shù)據(jù)輸出轉(zhuǎn)換好的數(shù)據(jù)ST400110利用利用LOCK的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖存的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖存X康芯科技康芯科技5.4 5.4 狀態(tài)編碼狀態(tài)編碼 5.4.1 5.4.1 直接輸出型編碼直接輸出型編碼 【例【例5-7】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD0809 IS. PORT (D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK ,EOC : IN STD_LOGIC; ALE, START, OE, ADDA : O

33、UT STD_LOGIC; c_state : OUT STD_LOGIC_VECTOR(4 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END AD0809;ARCHITECTURE behav OF AD0809 ISSIGNAL current_state, next_state: STD_LOGIC_VECTOR(4 DOWNTO 0 ); CONSTANT st0 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00000 ; CONSTANT st1 : STD_LOGIC_VECTOR(4 DOWNTO 0)

34、 := 11000 ; CONSTANT st2 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00001 ; CONSTANT st3 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00100 ; CONSTANT st4 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00110 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN ADDA = 1; Q = REGL; START=current_state(4); ALE=

35、current_state(3); OE=current_state(2); LOCK=current_state(1);c_state next_state next_state IF (EOC=1) THEN next_state = st3; -EOC=1表明轉(zhuǎn)換結(jié)束表明轉(zhuǎn)換結(jié)束 ELSE next_state next_state next_state next_state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=nex

36、t_state; END IF; END PROCESS REG ; - 由信號(hào)由信號(hào)current_state將當(dāng)前狀態(tài)值帶出此進(jìn)程將當(dāng)前狀態(tài)值帶出此進(jìn)程:REG LATCH1: PROCESS (LOCK) - 此進(jìn)程中，在此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL next_state next_state next_state = st0; END case; X康芯科技康芯科技5.5 5.5 非法狀態(tài)處理非法狀態(tài)處理 【例【例5-10】.alarm = (st0 AND

37、(st1 OR st2 OR st3 OR st4 OR st5) OR (st1 AND (st0 OR st2 OR st3 OR st4 OR st5) OR (st2 AND (st0 OR st1 OR st3 OR st4 OR st5) OR (st3 AND (st0 OR st1 OR st2 OR st4 OR st5) OR (st4 AND (st0 OR st1 OR st2 OR st3 OR st5) OR (st5 AND (st0 OR st1 OR st2 OR st3 OR st4) ; X康芯科技康芯科技5-1. 仿照例仿照例5-1，將例，將例5-4用兩

38、個(gè)進(jìn)程，即一個(gè)時(shí)序進(jìn)程，一個(gè)組合進(jìn)用兩個(gè)進(jìn)程，即一個(gè)時(shí)序進(jìn)程，一個(gè)組合進(jìn)程表達(dá)出來(lái)。程表達(dá)出來(lái)。5-2. 為確保例為確保例5-5的狀態(tài)機(jī)輸出信號(hào)沒(méi)有毛刺，試用例的狀態(tài)機(jī)輸出信號(hào)沒(méi)有毛刺，試用例5-4的方式構(gòu)成的方式構(gòu)成一個(gè)單進(jìn)程狀態(tài)，使輸出信號(hào)得到可靠鎖存，在相同輸入信號(hào)條件下，一個(gè)單進(jìn)程狀態(tài)，使輸出信號(hào)得到可靠鎖存，在相同輸入信號(hào)條件下，給出兩程序的仿真波形。給出兩程序的仿真波形。 5-3. 序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組

39、串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過(guò)程中，任何一位不相等都將回到初始狀態(tài)重新開(kāi)始檢碼相同。在檢測(cè)過(guò)程中，任何一位不相等都將回到初始狀態(tài)重新開(kāi)始檢測(cè)。例測(cè)。例5-11描述的電路完成對(duì)序列數(shù)描述的電路完成對(duì)序列數(shù)“11

40、100101的檢測(cè)，當(dāng)這一串的檢測(cè)，當(dāng)這一串序列數(shù)高位在前序列數(shù)高位在前(左移左移)串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)相同，串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出則輸出“A”，否則仍然輸出，否則仍然輸出“B”。 X康芯科技康芯科技習(xí)習(xí) 題題 【例【例5-115-11】LIBRARY IEEE ;LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISENTITY SCHK IS PORT(DIN PORT(DIN，CLKCLK，CLR : IN STD_LOGIC;

41、-CLR : IN STD_LOGIC; -串行輸入數(shù)據(jù)位串行輸入數(shù)據(jù)位/ /工作時(shí)鐘工作時(shí)鐘/ /復(fù)位信號(hào)復(fù)位信號(hào) AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -檢測(cè)結(jié)果輸出檢測(cè)結(jié)果輸出END SCHK;END SCHK;ARCHITECTURE behav OF SCHK ISARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGN

42、AL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8 SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8位待檢測(cè)預(yù)置數(shù)位待檢測(cè)預(yù)置數(shù)( (密碼密碼=E5H)=E5H)BEGINBEGIN D = 11100101 ; -8 D = 11100101 ; -8位待檢測(cè)預(yù)置數(shù)位待檢測(cè)預(yù)置數(shù) PROCESS( CLK, CLR )PROCESS( CLK, CLR ) BEGIN BEGIN IF CLR = 1 THEN Q = 0 ; IF CLR = 1 THEN Q IF DIN = D(7) THEN Q = 1 ; ELSE

43、Q IF DIN = D(7) THEN Q = 1 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(5) THEN Q = 3 ; ELSE Q IF DIN = D(5) THEN Q = 3 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(3) THEN Q = 5 ; ELSE Q IF DIN = D(3) THEN Q = 5 ;

44、 ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(0) THEN Q = 8 ; ELSE Q IF DIN = D(0) THEN Q = 8 ; ELSE Q Q Q = 0 ; END CASE ; END CASE ; END IF ; END IF ; END PROCESS ; END PROCESS ; PROCESS( Q

45、 ) - PROCESS( Q ) -檢測(cè)結(jié)果判斷輸出檢測(cè)結(jié)果判斷輸出 BEGINBEGIN IF Q = 8 THEN AB = 1010 ; - IF Q = 8 THEN AB = 1010 ; -序列數(shù)檢測(cè)正確，輸出序列數(shù)檢測(cè)正確，輸出 “ “A”A” ELSE AB = 1011 ; - ELSE AB = 1011 ; -序列數(shù)檢測(cè)錯(cuò)誤，輸出序列數(shù)檢測(cè)錯(cuò)誤，輸出 “ “B”B” END IF ; END IF ; END PROCESS ; END PROCESS ;END behav ; END behav ; X康芯科技康芯科技要求要求1：說(shuō)明例：說(shuō)明例5-11的代碼表達(dá)的是什

46、么類型的狀態(tài)機(jī)，它的優(yōu)點(diǎn)是什么？的代碼表達(dá)的是什么類型的狀態(tài)機(jī)，它的優(yōu)點(diǎn)是什么？詳述其功能和對(duì)序列數(shù)檢測(cè)的邏輯過(guò)程。詳述其功能和對(duì)序列數(shù)檢測(cè)的邏輯過(guò)程。要求要求2：根據(jù)例：根據(jù)例5-11寫(xiě)出由兩個(gè)主控進(jìn)程構(gòu)成的相同功能的符號(hào)化寫(xiě)出由兩個(gè)主控進(jìn)程構(gòu)成的相同功能的符號(hào)化Moore型有限狀態(tài)機(jī)，畫(huà)出狀態(tài)圖，并給出其仿真測(cè)試波形。型有限狀態(tài)機(jī)，畫(huà)出狀態(tài)圖，并給出其仿真測(cè)試波形。要求要求3：將：將8位待檢測(cè)預(yù)置數(shù)作為外部輸入信號(hào)，即可以隨時(shí)改變序列檢位待檢測(cè)預(yù)置數(shù)作為外部輸入信號(hào)，即可以隨時(shí)改變序列檢測(cè)器中的比較數(shù)據(jù)。寫(xiě)出此程序的符號(hào)化單進(jìn)程有限狀態(tài)機(jī)。測(cè)器中的比較數(shù)據(jù)。寫(xiě)出此程序的符號(hào)化單進(jìn)程有限狀態(tài)

47、機(jī)。提示：對(duì)于提示：對(duì)于D=“11100101”，電路需分別不間斷記憶：初始狀態(tài)、，電路需分別不間斷記憶：初始狀態(tài)、1、11、111 、 1110 、11100、111001、1110010、11100101 共共9種狀態(tài)。種狀態(tài)。 X康芯科技康芯科技5-4. 根據(jù)圖根據(jù)圖5-14(a)所示的狀態(tài)圖，分別按照?qǐng)D所示的狀態(tài)圖，分別按照?qǐng)D5-14(b)和圖和圖5-14(c)寫(xiě)出對(duì)應(yīng)結(jié)構(gòu)的寫(xiě)出對(duì)應(yīng)結(jié)構(gòu)的VHDL狀態(tài)機(jī)。狀態(tài)機(jī)。 圖圖5-14 5-14 習(xí)題習(xí)題5-45-4狀態(tài)圖狀態(tài)圖 X康芯科技康芯科技5-5. 在不改變?cè)a功能的條件下用兩種方法改寫(xiě)例在不改變?cè)a功能的條件下用兩種方法改寫(xiě)例5-

48、2，使其輸出的控，使其輸出的控制信號(hào)制信號(hào)(ALE、START、OE、LOCK)沒(méi)有毛刺。沒(méi)有毛刺。方法方法1：將輸出信號(hào)鎖存后輸出；：將輸出信號(hào)鎖存后輸出；方法方法2：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。 X康芯科技康芯科技實(shí)驗(yàn)實(shí)驗(yàn)5-1. 5-1. 序列檢測(cè)器設(shè)計(jì)序列檢測(cè)器設(shè)計(jì) 實(shí)驗(yàn)實(shí)驗(yàn)5-2. ADC08095-2. ADC0809采樣控制電路實(shí)現(xiàn)采樣控制電路實(shí)現(xiàn) 實(shí)驗(yàn)實(shí)驗(yàn)5-3. 5-3. 數(shù)據(jù)采集電路和簡(jiǎn)易存儲(chǔ)示波器設(shè)計(jì)數(shù)據(jù)采集電路和簡(jiǎn)易存儲(chǔ)示波器設(shè)計(jì) X康芯科技康芯科技圖圖5-15 ADC08095-15 A

49、DC0809采樣電路系統(tǒng)：采樣電路系統(tǒng)：RSV.bdf RSV.bdf X康芯科技康芯科技【例【例5-12】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC; CLK : IN STD_LOGIC; WE : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0); CLKOUT : OUT STD_LOGIC ); END CNT10B;ARCHITE

50、CTURE behav OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL CLK0 : STD_LOGIC;BEGINCLK0 = LOCK0 WHEN WE=1 ELSE CLK; PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 1 THEN CQI = 000000000; ELSIF CLK0EVENT AND CLK0 = 1 THEN CQI = CQI + 1; END IF; END PROCESS; DOUT = CQI; CLKOUT = CLK0;END behav; X康

51、芯科技康芯科技實(shí)驗(yàn)實(shí)驗(yàn)5-4. 5-4. 比較器和比較器和D/AD/A器件實(shí)現(xiàn)器件實(shí)現(xiàn)A/DA/D轉(zhuǎn)換功能的電路設(shè)計(jì)轉(zhuǎn)換功能的電路設(shè)計(jì) 【例【例5-135-13】LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DAC2ADC ISENTITY DAC2ADC IS PORT ( CLK : IN STD_LOGIC; - PORT ( CL

52、K : IN STD_LOGIC; -計(jì)數(shù)器時(shí)鐘計(jì)數(shù)器時(shí)鐘 LM311 : IN STD_LOGIC; -LM311LM311 : IN STD_LOGIC; -LM311輸出，由輸出，由PIO37PIO37口進(jìn)入口進(jìn)入FPGAFPGA CLR : IN STD_LOGIC; - CLR : IN STD_LOGIC; -計(jì)數(shù)器復(fù)位計(jì)數(shù)器復(fù)位 DD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;-DD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;-輸向輸向08320832的數(shù)據(jù)的數(shù)據(jù) DISPDATA : OUT STD_LOGIC_VEC

53、TOR(7 DOWNTO 0) );-DISPDATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );-轉(zhuǎn)換數(shù)據(jù)顯示轉(zhuǎn)換數(shù)據(jù)顯示END;END;ARCHITECTURE DACC OF DAC2ADC ISARCHITECTURE DACC OF DAC2ADC IS SIGNAL CQI : STD_LOGIC_VECTOR(7 DOWNTO 0) ; SIGNAL CQI : STD_LOGIC_VECTOR(7 DOWNTO 0) ; BEGIN BEGIN DD = CQI ; DD = CQI ;PROCESS(CLK, CLR, LM311)PROCES

54、S(CLK, CLR, LM311) BEGIN BEGIN IF CLR = 1 THEN CQI = 00000000; IF CLR = 1 THEN CQI = 00000000; ELSIF CLKEVENT AND CLK = 1 THEN ELSIF CLKEVENT AND CLK = 1 THEN IF LM311 = 1 THEN CQI = CQI + 1; END IF;- IF LM311 = 1 THEN CQI = CQI + 1; END IF;-如果是高電平，繼續(xù)搜索如果是高電平，繼續(xù)搜索 END IF; -END IF; -如果出現(xiàn)低電平，即可停止搜索，保存

55、計(jì)數(shù)值于如果出現(xiàn)低電平，即可停止搜索，保存計(jì)數(shù)值于CQICQI中中 END PROCESS;END PROCESS; DISPDATA = CQI WHEN LM311=0 ELSE 00000000 ;- DISPDATA BT = 00000001 ; A BT = 00000010 ; A BT = 00000100 ; A BT = 00001000 ; A BT = 00010000 ; A BT = 00100000 ; A BT = 01000000 ; A BT = 10000000 ; A NULL ; END CASE ; END PROCESS P1; 接下頁(yè)接下頁(yè)X康芯

56、科技康芯科技P2：PROCESS(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN CNT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL ; END CASE ; END PROCESS P3; END;X康芯科技康芯科技實(shí)實(shí) 驗(yàn)驗(yàn) 與與 設(shè)設(shè) 計(jì)計(jì) (3) 實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容1：說(shuō)明例：說(shuō)明例5-19中各語(yǔ)句的含義，以及該例的整體功能。對(duì)中各語(yǔ)句的含義，以及該例的整體功能。對(duì)該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出仿真波形。實(shí)驗(yàn)方式：該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出仿真波形。實(shí)驗(yàn)方式：若考慮

57、小數(shù)點(diǎn)，若考慮小數(shù)點(diǎn)，SG的的8個(gè)段分別與個(gè)段分別與PIO49、PIO48、PIO42高位在高位在左）、左）、BT的的8個(gè)位分別與個(gè)位分別與PIO34、PIO35、PIO41高位在左）；電高位在左）；電路模式不限，引腳圖參考附錄圖路模式不限，引腳圖參考附錄圖10。將。將GW48EDA系統(tǒng)左下方的撥碼開(kāi)系統(tǒng)左下方的撥碼開(kāi)關(guān)全部向上撥，這時(shí)實(shí)驗(yàn)系統(tǒng)的關(guān)全部向上撥，這時(shí)實(shí)驗(yàn)系統(tǒng)的8個(gè)數(shù)碼管構(gòu)成圖個(gè)數(shù)碼管構(gòu)成圖5-20的電路結(jié)構(gòu)，時(shí)鐘的電路結(jié)構(gòu)，時(shí)鐘CLK可選擇可選擇clock0，通過(guò)跳線選擇，通過(guò)跳線選擇16384Hz信號(hào)。引腳鎖定后進(jìn)行編譯、信號(hào)。引腳鎖定后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)。將實(shí)驗(yàn)過(guò)程

58、和實(shí)驗(yàn)結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。下載和硬件測(cè)試實(shí)驗(yàn)。將實(shí)驗(yàn)過(guò)程和實(shí)驗(yàn)結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。(4) 實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容2：修改例：修改例5-19的進(jìn)程的進(jìn)程P1中的顯示數(shù)據(jù)直接給出的方式，增中的顯示數(shù)據(jù)直接給出的方式，增加加8個(gè)個(gè)4位鎖存器，作為顯示數(shù)據(jù)緩沖器，使得所有位鎖存器，作為顯示數(shù)據(jù)緩沖器，使得所有8個(gè)顯示數(shù)據(jù)都必須來(lái)個(gè)顯示數(shù)據(jù)都必須來(lái)自緩沖器。緩沖器中的數(shù)據(jù)可以通過(guò)不同方式鎖入，如來(lái)自自緩沖器。緩沖器中的數(shù)據(jù)可以通過(guò)不同方式鎖入，如來(lái)自A/D采樣的采樣的數(shù)據(jù)、來(lái)自分時(shí)鎖入的數(shù)據(jù)、來(lái)自串行方式輸入的數(shù)據(jù)，或來(lái)自單片機(jī)數(shù)據(jù)、來(lái)自分時(shí)鎖入的數(shù)據(jù)、來(lái)自串行方式輸入的數(shù)據(jù)，或來(lái)自單片機(jī)等。等。 X康芯科技康芯

59、科技實(shí)實(shí) 驗(yàn)驗(yàn) 與與 設(shè)設(shè) 計(jì)計(jì) 5-3. 數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的設(shè)計(jì)(1) 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法。實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法。(2) 實(shí)驗(yàn)原理：數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，實(shí)驗(yàn)原理：數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可，詳細(xì)設(shè)計(jì)程序如例信號(hào)相接即可，詳細(xì)設(shè)計(jì)程序如例5-20所示。所示。(3) 分析：根據(jù)圖分析：根據(jù)圖5-21的波形提示，分析例的波形提示，分析例5-20中的各語(yǔ)句功能、設(shè)計(jì)原中的各語(yǔ)句功能、設(shè)計(jì)原理及邏輯功能，詳述進(jìn)程理及邏輯功能，詳述進(jìn)程P_REG和和P_DIV的作用，并畫(huà)出該