3組合邏輯電路習(xí)題解答

1、自我檢測(cè)題1組合邏輯電路任何時(shí)刻的輸出信號(hào)，與該時(shí)刻的輸入信號(hào) 有關(guān) ，與以前的輸入信號(hào) 無(wú)關(guān) 。2在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)瞬間干擾窄脈沖的現(xiàn)象稱為 競(jìng)爭(zhēng)冒險(xiǎn) 。38線3線優(yōu)先編碼器74LS148的優(yōu)先編碼順序是、，輸出為。輸入輸出均為低電平有效。當(dāng)輸入為11010101時(shí)，輸出為 010 。43線8線譯碼器74HC138處于譯碼狀態(tài)時(shí)，當(dāng)輸入A2A1A0=001時(shí)，輸出= 11111101 。5實(shí)現(xiàn)將公共數(shù)據(jù)上的數(shù)字信號(hào)按要求分配到不同電路中去的電路叫 數(shù)據(jù)分配器 。6根據(jù)需要選擇一路信號(hào)送到公共數(shù)據(jù)線上的電路叫 數(shù)據(jù)選擇器 。7一位數(shù)值比較器，輸入信號(hào)為兩個(gè)要

2、比較的一位二進(jìn)制數(shù)，用A、B表示，輸出信號(hào)為比較結(jié)果：Y(AB) 、Y(AB)和Y(AB)，則Y(AB)的邏輯表達(dá)式為。8能完成兩個(gè)一位二進(jìn)制數(shù)相加，并考慮到低位進(jìn)位的器件稱為 全加器 。9多位加法器采用超前進(jìn)位的目的是簡(jiǎn)化電路結(jié)構(gòu) × 。 （，× ）10組合邏輯電路中的冒險(xiǎn)是由于 引起的。A電路未達(dá)到最簡(jiǎn) B電路有多個(gè)輸出C電路中的時(shí)延 D邏輯門類型不同11用取樣法消除兩級(jí)與非門電路中可能出現(xiàn)的冒險(xiǎn)，以下說(shuō)法哪一種是正確并優(yōu)先考慮的？A在輸出級(jí)加正取樣脈沖 B在輸入級(jí)加正取樣脈沖C在輸出級(jí)加負(fù)取樣脈沖 D在輸入級(jí)加負(fù)取樣脈沖12當(dāng)二輸入與非門輸入為 變化時(shí)，輸出可能有競(jìng)爭(zhēng)

3、冒險(xiǎn)。A0110 B0010 C1011 D110113譯碼器74HC138的使能端取值為 時(shí)，處于允許譯碼狀態(tài)。A011 B100 C101 D01014數(shù)據(jù)分配器和 有著相同的基本電路結(jié)構(gòu)形式。A加法器 B編碼器 C數(shù)據(jù)選擇器 D譯碼器15在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有 個(gè)信號(hào)。A2 B4 C8 D1616比較兩位二進(jìn)制數(shù)A=A1A0和B=B1B0，當(dāng)AB時(shí)輸出F=1，則F表達(dá)式是 。 A B C D17集成4位數(shù)值比較器74LS85級(jí)聯(lián)輸入IAB、IA=B、IAB分別接001，當(dāng)輸入二個(gè)相等的4位數(shù)據(jù)時(shí)，輸出FAB、FA=B、FAB分別為 。A010 B001 C100 D

4、01118實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相乘的組合電路，應(yīng)有 個(gè)輸出函數(shù)。A 8 B9 C10 D11 19設(shè)計(jì)一個(gè)四位二進(jìn)制碼的奇偶位發(fā)生器（假定采用偶檢驗(yàn)碼），需要 個(gè)異或門。A2 B3 C4 D520在圖T3.20中，能實(shí)現(xiàn)函數(shù)的電路為 。（a） （b） （c）圖T3.20A電路 （a） B電路（b） C電路（c） D都不是習(xí) 題1分析圖P3.1所示組合邏輯電路的功能，要求寫(xiě)出與-或邏輯表達(dá)式，列出其真值表，并說(shuō)明電路的邏輯功能。圖P3.1解： CO=AB+BC+AC真值表ABCSCOABCSCO0000010010001101010101010110010110111111電路功能：一位全加器，

5、A、B為兩個(gè)加數(shù)，C為來(lái)自低位的進(jìn)位，S是相加的和，CO是進(jìn)位。2已知邏輯電路如圖P3.2所示，試分析其邏輯功能。圖P3.2解：（1）邏輯表達(dá)式，（2）真值表ABCFABCF00001001001110110101110101111110（3）功能從真值表看出，ABC=000或ABC=111時(shí)，F(xiàn)=0，而A、B、C取值不完全相同時(shí)，F(xiàn)=1。故這種電路稱為“不一致”電路。3試用與非門設(shè)計(jì)一組合邏輯電路，其輸入為3位二進(jìn)制數(shù)，當(dāng)輸入中有奇數(shù)個(gè)1時(shí)輸出為1，否則輸出為0。解：（1）真值表 ABCFABCF00001001001110100101110001101111（2）（無(wú)法用卡諾圖化簡(jiǎn)）（3）

6、邏輯圖44位無(wú)符號(hào)二進(jìn)制數(shù)A（ A3A2A1A0），請(qǐng)?jiān)O(shè)計(jì)一個(gè)組合邏輯電路實(shí)現(xiàn)：當(dāng)0A8或12A15時(shí)，F(xiàn)輸出1，否則，F(xiàn)輸出0。解：（1）真值表：A3A2A1A0FA3A2A1A0F00000000000011110011001101010101111111111111111100001111001100110101010100001110（2）表達(dá)式 （3）電路圖（4）如果要求用與非門實(shí)現(xiàn)，則：邏輯圖：5約翰和簡(jiǎn)妮夫婦有兩個(gè)孩子喬和蘇，全家外出吃飯一般要么去漢堡店，要么去炸雞店。每次出去吃飯前，全家要表決以決定去哪家餐廳。表決的規(guī)則是如果約翰和簡(jiǎn)妮都同意，或多數(shù)同意吃炸雞，則他們?nèi)フu店，

7、否則就去漢堡店。試設(shè)計(jì)一組合邏輯電路實(shí)現(xiàn)上述表決電路。解：（1）邏輯定義：A、B、C、D分別代表約翰、簡(jiǎn)妮、喬和蘇。F=1表示去炸雞店，F(xiàn)=0表示去漢堡店。（2）真值表ABCDFABCDF00000000000011110011001101010101000000011111111100001111001100110101010100011111（3）用卡諾圖化簡(jiǎn) （4）邏輯圖F=AB+ACD+BCD6試設(shè)計(jì)一個(gè)全減器組合邏輯電路。全減器是可以計(jì)算三個(gè)數(shù)X、Y、BI的差，即D=X-Y-CI。當(dāng)XY+BI時(shí)，借位輸出BO置位。解：設(shè)被減數(shù)為X，減數(shù)為Y，從低位來(lái)的借位為BI，則1位全減器的真值表

8、如圖 (a)所示，其中D為全減差，BO為向高位發(fā)出的借位輸出。（1）真值表XYBIDBOXYBIDBO0000010010001111010001011110000110111111由卡諾圖得電路圖7設(shè)計(jì)組合邏輯電路，將4位無(wú)符號(hào)二進(jìn)制數(shù)轉(zhuǎn)換成格雷碼。解：（1）列出4位二進(jìn)制碼4位格雷碼的轉(zhuǎn)換真值表，如表所示。輸 入輸 出輸 入輸 出B3B2B1B0G3G2G1G0B3B2B1B0G3G2G1G00000000010001100000100011001110100100011101011110011001010111110010001101100101001010111110110110110

9、0101111010010111010011111000（2）根據(jù)真值表分別畫(huà)出輸出變量G3，G2，G1，G0的卡諾圖，如圖4.1.2-12所示?；?jiǎn)后，得，（3）由邏輯表達(dá)式得電路實(shí)現(xiàn)，如圖所示。8請(qǐng)用最少器件設(shè)計(jì)一個(gè)健身房照明燈的控制電路，該健身房有東門、南門、西門，在各個(gè)門旁裝有一個(gè)開(kāi)關(guān)，每個(gè)開(kāi)關(guān)都能獨(dú)立控制燈的亮暗，控制電路具有以下功能：（1）某一門開(kāi)關(guān)接通，燈即亮，開(kāi)關(guān)斷，燈暗；（2）當(dāng)某一門開(kāi)關(guān)接通，燈亮，接著接通另一門開(kāi)關(guān)，則燈暗；（3）當(dāng)三個(gè)門開(kāi)關(guān)都接通時(shí)，燈亮。解：設(shè)東門開(kāi)關(guān)為A，南門開(kāi)關(guān)為B，西門開(kāi)關(guān)為C。開(kāi)關(guān)閉合為1，開(kāi)關(guān)斷開(kāi)為0。燈為Z，等暗為0，燈亮為1。根據(jù)題意列真

10、值表如下：ABCZABCZ00001001001110100101110001101111（2）畫(huà)出卡諾圖如圖所示。（3）根據(jù)卡諾圖，可得到該邏輯電路的函數(shù)表達(dá)式：（3）根據(jù)邏輯函數(shù)表達(dá)式，可畫(huà)出邏輯電路圖如圖所示。9設(shè)計(jì)一個(gè)能被2或3整除的邏輯電路，其中被除數(shù)A、B、C、D是8421BCD編碼。規(guī)定能整除時(shí)，輸出L為高電平，否則，輸出L為低電平。要求用最少的與非門實(shí)現(xiàn)。（設(shè)0能被任何數(shù)整除）解：（1）真值表 ABCDLABCDL00001100010001010011001011010×001111011×010011100×010101101×011

11、011110×011101111×（2）用卡諾圖化簡(jiǎn)（3）邏輯圖10如圖P3.10所示為一工業(yè)用水容器示意圖，圖中虛線表示水位，A、B、C電極被水浸沒(méi)時(shí)會(huì)有高電平信號(hào)輸出，試用與非門構(gòu)成的電路來(lái)實(shí)現(xiàn)下述控制作用：水面在A、B間，為正常狀態(tài)，亮綠燈G；水面在B、C間或在A以上為異常狀態(tài)，點(diǎn)亮黃燈Y；面在C以下為危險(xiǎn)狀態(tài)，點(diǎn)亮紅燈R。要求寫(xiě)出設(shè)計(jì)過(guò)程。圖P3.10解：（1）真值表ABCGYRABCGYR000001100×××001010101×××010×××110××

12、;×011100111010（2）卡諾圖化簡(jiǎn)（3）邏輯圖11試用卡諾圖法判斷邏輯函數(shù)式Y(jié)（A，B，C，D）=m（0，1，4，5，12，13，14，15）是否存在邏輯險(xiǎn)象，若有，則采用增加冗余項(xiàng)的方法消除，并用與非門構(gòu)成相應(yīng)的電路。解：卡諾圖如圖（a）所示。最簡(jiǎn)邏輯函數(shù)式為：此函數(shù)存在邏輯險(xiǎn)象。只要如圖所示增加冗余項(xiàng)即可，邏輯式變?yōu)椋河门c非門構(gòu)成的相應(yīng)電路如圖 (b)所示。（a） （b）12已知，求Y的無(wú)競(jìng)爭(zhēng)冒險(xiǎn)的最簡(jiǎn)與-或式。解：卡諾圖如圖所示：上式中為冗余項(xiàng)，以消除競(jìng)爭(zhēng)冒險(xiǎn)。13某一組合電路如圖P3.13所示，輸入變量（A，B，D）的取值不可能發(fā)生（0，1，0）的輸入組合。分析它的

13、競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，如存在，則用最簡(jiǎn)單的電路改動(dòng)來(lái)消除之。圖P3.13解：解法1：從邏輯圖得到以下表達(dá)式：根據(jù)表達(dá)式得到卡諾圖：但由于從卡諾圖可見(jiàn)，包圍圈有兩處相切，因此存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象?？梢酝ㄟ^(guò)相切點(diǎn)位置增加一個(gè)乘積項(xiàng)，得進(jìn)一步分析，當(dāng)ACD=000時(shí)， ，由于輸入變量（A，B，D）的取值不可能發(fā)生（0，1，0）的輸入組合，因此，當(dāng)ACD=000時(shí)，B必然為0，不會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)。因此，這一項(xiàng)不需要增加，只需要增加。電路圖為：解法二：如果邏輯表達(dá)式在某種取值下，出現(xiàn)、，就有可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。根據(jù)邏輯表達(dá)式，和不會(huì)出現(xiàn)。當(dāng)A=C=D=0，出現(xiàn)，但由于輸入變量（A，B，D）的取值不可能發(fā)生（0，1，0）

14、的輸入組合，因此，當(dāng)ACD=000時(shí)，B必然為0，因此也不會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)。只有當(dāng)A=B=1，D=0，出現(xiàn)，存在競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題，加冗余項(xiàng)可消除競(jìng)爭(zhēng)冒險(xiǎn)。14電路如圖P3.14所示，圖中均為2線4線譯碼器。（1）欲分別使譯碼器處于工作狀態(tài)，對(duì)應(yīng)的C、D應(yīng)輸入何種狀態(tài)（填表P3.12-1）；（2）試分析當(dāng)譯碼器工作時(shí)，請(qǐng)對(duì)應(yīng)A、B的狀態(tài)寫(xiě)出的狀態(tài)（填表P3.12-2）；（3）說(shuō)明圖P3.14的邏輯功能。表P3.14-1 表P3.14-2處于工作狀態(tài)的譯碼器C、D應(yīng)輸入的狀態(tài)ABCD00011011圖P3.14解：處于工作狀態(tài)的譯碼器C、D應(yīng)輸入的狀態(tài)ABCD0000011101011011101011

15、0111111110邏輯功能：由74LS139構(gòu)成的4線16線譯碼器15圖P3.15所示電路是由3線-8線譯碼器74HC138及門電路構(gòu)成的地址譯碼電路。試列出此譯碼電路每個(gè)輸出對(duì)應(yīng)的地址，要求輸入地址A7A6A5A4A3A2A1A0用十六進(jìn)制表示。圖P3.15解：由圖可見(jiàn)，74HC138的功能擴(kuò)展輸入端必須滿足E11、才能正常譯碼，因此E1A31；，即A41，A51； ，即A60，A70。所以，該地址譯碼器的譯碼地址范圍為A7A6A5A4A3A2A1A000111A2A1A00011100000111111，用十六進(jìn)制表示即為38H3FH。輸入、輸出真值表如表1所示。表1 地址譯碼器的真值表

16、地址輸入譯碼輸出A7A6A5A4A3A2A1A038H0111111139H101111113AH110111113BH111011113CH111101113DH111110113EH111111013FH1111111016寫(xiě)出圖P3.16所示電路的邏輯函數(shù)，并化簡(jiǎn)為最簡(jiǎn)與-或表達(dá)式。圖P3.16解：由圖（a）寫(xiě)出邏輯函數(shù)并化簡(jiǎn)，得17試用一片3線-8線譯碼器74HC138和最少的門電路設(shè)計(jì)一個(gè)奇偶校驗(yàn)器，要求當(dāng)輸入變量ABCD中有偶數(shù)個(gè)1時(shí)輸出為1，否則為0。（ABCD為0000時(shí)視作偶數(shù)個(gè)1）。解：連接圖18用一個(gè)8線-3線優(yōu)先編碼器74HC148和一個(gè)3線-8線譯碼器74HC138實(shí)

17、現(xiàn)3位格雷碼3位二進(jìn)制的轉(zhuǎn)換。解：根據(jù)下表可得到連線圖：G2G1G0B2B1B000000000100101101001001111010011110110111010011119根據(jù)圖P3.19所示4選1數(shù)據(jù)選擇器，寫(xiě)出輸出Z的最簡(jiǎn)與-或表達(dá)式。解： 20由4選1數(shù)據(jù)選擇器和門電路構(gòu)成的組合邏輯電路如圖P3.20所示，試寫(xiě)出輸出E的最簡(jiǎn)邏輯函數(shù)表達(dá)式。解： 圖P3.19 圖P3.2021由4選1數(shù)據(jù)選擇器構(gòu)成的組合邏輯電路如圖P3.21所示，請(qǐng)畫(huà)出在圖P3.21所示輸入信號(hào)作用下，L的輸出波形。圖P3.21解：4選1數(shù)據(jù)選擇器的邏輯表達(dá)式為：將A1=A，A0=B，D0=1，D1=C，D3=C

18、代入得根據(jù)表達(dá)式可畫(huà)出波形圖：22已知用8選1數(shù)據(jù)選擇器74LS151構(gòu)成的邏輯電路如圖P3.22所示，請(qǐng)寫(xiě)出輸出L的邏輯函數(shù)表達(dá)式，并將它化成最簡(jiǎn)與-或表達(dá)式。圖P3.22解：（1）寫(xiě)出邏輯函數(shù)表達(dá)式：（2）用卡諾圖化簡(jiǎn)23用一個(gè)8選1數(shù)據(jù)選擇器74LS151和非門實(shí)現(xiàn)：解：24圖P3.24所示是用二個(gè)4選1數(shù)據(jù)選擇器組成的邏輯電路，試寫(xiě)出輸出Z與輸入M、N、P、Q之間的邏輯函數(shù)式。圖P3.24解；25用二個(gè)4選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)L，允許使用反相器。解：電路圖26一個(gè)組合邏輯電路有兩個(gè)控制信號(hào)C1和C2，要求： （1）C2C1=00時(shí)，（2）C2C1=01時(shí)，（3）C2C1=10時(shí)，（4）

19、C2C1=11時(shí)，試設(shè)計(jì)符合上述要求的邏輯電路（器件不限）解：方法一：真值表卡諾圖化簡(jiǎn)邏輯圖真值表C2C1ABFC2C1ABF00000100010001110010001011010000110101100100111000010111101001101111000111011111卡諾圖化簡(jiǎn)邏輯圖方法二：利用數(shù)據(jù)選擇器和少量門電路實(shí)現(xiàn)27試用4選1數(shù)據(jù)選擇器74LS153（1/2）和最少量的與非門實(shí)現(xiàn)邏輯函數(shù) 。解：令A(yù)1=C，A0=D，D2=1，D3=0連線圖：28P（P2P1P0）和Q（Q2Q1Q0）為兩個(gè)三位無(wú)符號(hào)二進(jìn)制數(shù)，試用一個(gè)74LS138和一個(gè)74LS151和盡可能少的門電路

20、設(shè)計(jì)如下組合電路：當(dāng)P=Q時(shí)輸出F=1，否則F=0。解：29試用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)L=AB+AC。解：30用8選1數(shù)據(jù)選擇器74LS151設(shè)計(jì)一個(gè)組合電路。該電路有3個(gè)輸入A、B、C和一個(gè)工作模式控制變量M，當(dāng)M=0時(shí)，電路實(shí)現(xiàn)“意見(jiàn)一致”功能（A，B，C狀態(tài)一致時(shí)輸出為1，否則輸出為0），而M=1時(shí)，電路實(shí)現(xiàn)“多數(shù)表決”功能，即輸出與A，B，C中多數(shù)的狀態(tài)一致。解：MABCFMABCF00000000000011110011001101010101100000011111111100001111001100110101010100010111電路圖31已知8選1數(shù)據(jù)選

21、擇器74LS151芯片的選擇輸入端A2的引腳折斷，無(wú)法輸入信號(hào)，但芯片內(nèi)部功能完好。試問(wèn)如何利用它來(lái)實(shí)現(xiàn)函數(shù)F(A,B,C)m(1,2,4,7)。要求寫(xiě)出實(shí)現(xiàn)過(guò)程，畫(huà)出邏輯圖。解：對(duì)于LSTTL集成芯片，某個(gè)輸入引腳折斷后該腳懸空，相當(dāng)于輸入高電平1。74LS151的高位地址端A2折斷后，輸出不再響應(yīng)D0，D1，D2，D3輸入，8選1數(shù)據(jù)選擇器只相當(dāng)于一個(gè)4選1，此時(shí)地址輸入為A1A0，數(shù)據(jù)輸入為D4，D5，D6，D7，輸出Y等于與函數(shù)F相比較不難看出，只要令A(yù)B為地址，則D4C，D5，D6，D7C。邏輯圖如圖所示。圖A4.2.2-5 題11的電路實(shí)現(xiàn)32用三片四位數(shù)值比較器74LS85實(shí)現(xiàn)兩

22、個(gè)12位二進(jìn)制數(shù)比較。解：33用一片4位數(shù)值比較器74HC85和適量的門電路實(shí)現(xiàn)兩個(gè)5位數(shù)值的比較。解：高4位加到比較器數(shù)值輸入端，最低位產(chǎn)生級(jí)聯(lián)輸入。W0 V0I(AB)I(AB)I(A=B)0 00010 10 101 01001 1001，I（A=B）=W0V034用兩個(gè)四位加法器74283和適量門電路設(shè)計(jì)三個(gè)4位二進(jìn)制數(shù)相加電路。解：三個(gè)4位二進(jìn)制數(shù)相加，其和應(yīng)為6位?；倦娐啡鐖D所示。兩個(gè)加法器產(chǎn)生的進(jìn)位通過(guò)一定的邏輯生成和的高兩位。CO1CO2S5S40000010110011110， 35A、B為4位無(wú)符號(hào)二進(jìn)制數(shù)（B0），用一個(gè)74LS283、非門和一個(gè)其它類型門電路實(shí)現(xiàn)：當(dāng)A=（B-1）模16時(shí)，輸出Y=1，否則為0。解： （B-1）模16即為B-1 A=B-1時(shí)Y=1，否則Y=0，即B-1-A=B+1-1=B+為0時(shí)，Y=1。36A、B為四位二進(jìn)制數(shù)，試用一片74283實(shí)現(xiàn)Y=4A+B。解：Y=4A+B=A3A2A1A00