《數(shù)字電子技術》黃瑞祥第六七章習題答案

1、第六章6-1答:ROM 只能讀不能寫,而RAM 可隨機讀寫。6-2 輸入B 3B 2B 1B 0為四位二進制,輸出Y 7Y 6Y 5Y 4Y 3Y 2Y 1Y 0為B 3B 2B 1B 0的平方,邏輯圖:存儲內容(數(shù)據(jù) B B B B 3210Y Y Y Y 7654Y Y Y Y數(shù)據(jù)0000010021110000115000000011000000000D 7D 6D 5D 4D 3D 2D 1D 0地址6-3輸入B 7B 6B 5B 4B 3B 2B 1B 0為八位二進制,輸出Y 7Y 6Y 5Y 4Y 3Y 2Y 1Y 0為格雷碼,邏輯圖:存儲內容(數(shù)據(jù) 3210Y Y Y Y 765

2、4Y Y Y Y數(shù)據(jù)0000001121000000015000000011000000000D 7D 6D 5D 4D 3D 2D 1D 0地址6-4 X=0為加法計數(shù),X=1為減法法計數(shù),邏輯圖:存儲內容(數(shù)據(jù) 32100011111000010001100111001100000000010150100101000 (10000010010000010001000002631(00010000010000100000數(shù)據(jù)地址6-5 可編程器件有PROM 、PAL 、GAL 低密度PLD 和 CPLD 、FPGA 高密度PLD 。它們共同特點可實現(xiàn)高速的數(shù)字邏輯。6-6 相同點:結構上均采

3、用“與-或”結構,不同點:GAL 和PAL 輸出結構不同,PAL 采用固定輸出結構,GAL 輸出采用可編程的宏單元結構。6-7 共享擴展項作用:實現(xiàn)復雜的高扇入函數(shù),但會增加輸出時延。 并聯(lián)擴展項作用:實現(xiàn)快速復雜的高扇入函數(shù)。6-8 MAX7000系列采用“與-或”結構實現(xiàn)邏輯函數(shù),而FLEX10K 系列采用“查找表”結構實現(xiàn)邏輯函數(shù)。6-9 利用級聯(lián)鏈,FLEX10K 結構可以實現(xiàn)扇入很多的邏輯函數(shù)。相鄰的LE 用來并行地計算函數(shù)的各個部分,級聯(lián)鏈可以使用邏輯 “與”或者邏輯“或”把中間結果串接起來。 6-10 進位鏈支持高速計數(shù)器和加法器,而級聯(lián)鏈可以在最小延時的情況下實現(xiàn)高扇入復雜函數(shù)

4、。6-11 實現(xiàn)8×8的數(shù)字乘法器需用512個EAB,與用邏輯器件構成乘法器的方法相比,查表法掃優(yōu)點:快速。6-12 FLEX10K系列器件一個LAB最多可實現(xiàn)8位的同步計數(shù)器.6-13 FPGA特點:(一SRAM結構:可以無限次編程。(二內部布線相當靈活,因此在系統(tǒng)速度方面低于CPLD的速度。(三芯片邏輯利用率。(四芯片功耗低。6-14 (1PAL、(2GAL、(3EPLD、(4EPLD 、FPGA、(5FPGA.6-15 靜態(tài)存儲器利用雙穩(wěn)觸發(fā)器存儲數(shù)據(jù)。而動態(tài)存儲器利用柵極電容存儲數(shù)據(jù),讀/寫操作時,動態(tài)存儲器需定時刷新。6-167-1 答:連線型(nets type和寄存器型

5、(register type。7-2 答:在數(shù)據(jù)流描述方式中使用assign語句描述一個設計?題7-2圖所示的優(yōu)先編碼器的Verilog HDL數(shù)據(jù)流描述代碼為:module encode42_2(Valid,Encode, Data;output1:0 Encode;output Valid;input3:0 Data;assign Encode1=Data2 | Data3;assign Encode0=!Data2 && Data1 | Data3;assign Valid=|Data;endmodule7-3 題7-2圖所示的優(yōu)先編碼器的Verilog HDL門級描述代

6、碼為:module encode42_3(Valid,Encode,Data;output1:0 Encode;output Valid;input3:0 Data;wire y1,y2,y3;not g1(y1,Data2;and g2(y2,y1,Data1;or g3(y3,Data1,Data0,g4(Encode1,Data2,Data3,g5(Encode0,y2,Data3,g6(Valid,Data3,Data2,y3;7-4 基本RS觸發(fā)器的Verilog HDL門級描述代碼為:module SRFF_4(nS,nR,Q,nQ;output Q, nQ ;input nS,n

7、R ;nand g1(Q,nS,nQ,g2(nQ,Q,nR;endmodule7-6答:阻塞賦值在該語句結束時執(zhí)行賦值,前面的語句沒有完成前,后面的語句是不能執(zhí)行,因此begin.end語句組內的阻塞賦值語句是順序執(zhí)行。在begin.end語句組內,一條非阻塞賦值語句的執(zhí)行是不會阻塞下一條語句的執(zhí)行,也就是說本條非阻塞賦值語句的執(zhí)行完畢前,下一條語句也可開始執(zhí)行。7-7 答:case和casex的區(qū)別在于對x和z值使用不同的解釋,在casex語句中,對取值為z和x的某些位的比較不予考慮,只需關注其它位的比較結果;。7-8 8線-3線高優(yōu)先編碼器的Verilog HDL代碼為:module en

8、coder83_8(valid,out,i;output2:0 out;output valid;input7:0 i;reg3:0 outtemp;assign valid, out = outtemp;always (icasex(i8'b0xxx_xxxx: outtemp = 4'b0_000;8'bx0xx_xxxx: outtemp = 4'b0_001;8'bxx0x_xxxx: outtemp = 4'b0_010;8'bxxx0_xxxx: outtemp = 4'b0_011;8'bxxxx_0xxx:

9、 outtemp = 4'b0_100;8'bxxxx_x0xx: outtemp = 4'b0_101;8'bxxxx_xx0x: outtemp = 4'b0_110;8'bxxxx_xxx0: outtemp = 4'b0_111;default: outtemp = 4'b1_111;endcase7-9module f_9(f,a,b,c,x,y,z;output f ;input a,b,c,x,y,z;reg f ;always (a or b or c or x or y or z beginif(a f=x;el

10、se if(b f=y ;else if(c f=z;else f=0;endendmodule7-10module voter9_10 (pass,vote;output pass;input8:0 vote;reg3:0 sum;integer i;assign pass=(sum >= 5;always (votebeginsum=0;for (i=0;i<=8;i=i+1if(votei sum=sum+1 ;endendmodule7-12 驅動共陰數(shù)碼管的代碼為function reg7:0 bcd_7seg;input3:0 D;output a,b,c,d,e,f,

11、g;reg a,b,c,d,e,f,g;always (Dcase(D4'd0 : a,b,c,d,e,f,g=7'b1111110;4'd1 : a,b,c,d,e,f,g=7'b0110000;4'd2 : a,b,c,d,e,f,g=7'b1101101;4'd3 : a,b,c,d,e,f,g=7'b1111001;4'd4 : a,b,c,d,e,f,g=7'b0110011;4'd5 : a,b,c,d,e,f,g=7'b1011011;4'd6 : a,b,c,d,e,f,g=

12、7'b1011111;4'd7 : a,b,c,d,e,f,g=7'b1110000;4'd8 : a,b,c,d,e,f,g=7'b1111111;4'd9 : a,b,c,d,e,f,g=7'b1111011;default : a,b,c,d,e,f,g=7'bx;endcaseendendfunction7-13module jkff_13(Q,nQ,J,K,clk,clrn,prn;output Q,nQ;input J,K ,clk,clrn,prn;reg Q,nQ;always (posedge clk or ne

13、gedge clrn or negedge prn beginif(!clrn begin Q =0;nQ=1;endelse if(!prn begin Q =1;nQ=0;endelsecase(J,K2'b01: begin Q =0;nQ=1;end2'b10: begin Q =1;nQ=0;end2'b11: begin Q =!Q;nQ=!nQ;enddefault:begin Q =Q;nQ=nQ;endendcaseendendmodulemodule count_16bits_dec(Q,BO,I,LOAD,EN,CLR,CLK;parameter

14、bits=16;outputbits:1 Q;output BO;inputbits:1 I;input LOAD,EN,CLR,CLK;reg bits:1 Q;assign BO=(Q=0&EN;/借位always (posedge CLK or negedge CLR /低電平清0beginif(!CLR Q=0; /異步復位else if (!LOAD Q=I;/低電平同步置數(shù)else Q=Q-EN;/EN=1 ,計數(shù);EN=0,保持 endendmodule7-15module count_24(Q,CO_BO,I,LOAD,EN,CLR,CLK,UP_DN;paramete

15、r MODULUS=8'h23;output8:1 Q;output CO_BO;input8:1 I;input LOAD,EN,CLR,CLK,UP_DN;reg 8:1 Q;wire CO,BO;assign CO=EN&(!UP_DN&(Q=0; /進位assign BO=EN&(UP_DN&(Q=MODULUS;/借位assign CO_BO=CO|BO;always (posedge CLK or negedge CLR /低電平清0beginif(!CLR Q=0; /異步復位else if (!LOAD Q=I;/低電平同步置數(shù)else

16、if(ENbeginif(UP_DN /UP_DN=1,加法;UP_0,減法if(Q=MODULUS Q=0;else if(Q4:1=9begin Q4:1=0;Q8:5=Q8:5+1;endelse Q4:1= Q4:1+1;else /減法if(Q=0 Q=MODULUS;else if(Q4:1=0begin Q4:1=9;Q8:5=Q8:5-1;endelse Q4:1= Q4:1-1;endendendmodule7-16module count12_24(Q,S,CLR,CLK;output4:0 Q;input S,CLR,CLK;reg5:0 Q;always (posedg

17、e CLK or negedge CLR /低電平清0 beginif(!CLR Q=0; /異步復位elseif (!Sif (Q=11 Q=0; else Q=Q+1;elseif (Q=23 Q=0; else Q=Q+1;endendmodule7-17module count_n(Q,I,Y,CLK;output8:1 Q;output Y;input8:1 I;input CLK;reg 8:1 Q;reg Y;always (posedge CLKbeginif (Q>=I begin Q=1; Y=1;end /1N計數(shù)else begin Q=Q+1; Y=0;ende

18、ndendmodule7-17module shift_16(Q,S,IN,SR,SL,CLR,CLK;output15:0 Q;input SR,SL,CLR,CLK;input15:0 IN;input1:0 S;reg15:0 Q;always (posedge CLK or negedge CLR /低電平清0beginif(!CLR Q=0; /異步復位elsecase (S2'b00 : Q=Q;2'b01 : begin Q= (Q << 1+SR; end /數(shù)字電路右移(與HDL相反2'b10 : begin Q= Q >> 1

19、;Q15=SL; end /數(shù)字電路左移(與HDL相反2'b11 : Q=IN;endcaseendendmodule7-18module Mealy_19 (in,out, CLK, RST;input CLK, RST;input1:0 in;output 1:0 out;reg 1:0 state,out ;parameter S0= 2'b00, S1 = 2'b01, S2 = 2'b10;/狀態(tài)轉換always (posedge CLK or negedge RST if (!RST state = S0;elseif (state=S0case (

20、in2'b01:state=S1;2'b11:state=S2;default:state=S0;endcaseelse if(state=S1casex (in2'b01:state=S0;2'b1x:state=S2;default:state=S1;endcaseelse if(state=S2casex (in2'bx0:state=S0;default:state=S2;endcaseelse state=S0;/輸出always (state or inif (state=S0case (in2'b01:out=2'b10;2

21、'b11:out=2'b01;default:out=2'b00;endcaseelse if(state=S1casex (in2'b01:out=2'b01;2'b1x:out=2'b11;default:out=2'b00;endcaseelse if(state=S2 casex (in 2'bx0:out=2'b01; default:out=2'b10; endcase else out=2'b00; endmodule 7-19 module Moore_20 (in,out, CLK, RST; input CLK, RST; input 1:0 in; output 1:0 out; reg 1:0 out; reg 2:0 state; parameter S0= 3'b000, S1= 3'b001, S2=3'b010, S3=3'b011,S4=3'b100; always (posedge CLK or negedge RST if (!RSTbegin state =S0;out=2&#