山東大學(xué)電子設(shè)計(jì)自動(dòng)化試卷

1、山東大學(xué)電子設(shè)計(jì)自動(dòng)化試卷一、 單項(xiàng)選擇題：（20分）1 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是_。A. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；B. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來；D. 在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)；2 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_是正確的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 綜

2、合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)； C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為強(qiáng)制綜合。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的；3 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬IP的正確描述為_。 A. 提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路；B. 提供設(shè)計(jì)的最總產(chǎn)品-模型庫；C. 以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；D. 都不是。4 基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL

3、文本輸入_綜合適配_編程下載硬件測試。功能仿真時(shí)序仿真邏輯綜合配置引腳鎖定AB. C.D. 5 下面對利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的_。A. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C. 原理圖輸入設(shè)計(jì)方法無法對電路進(jìn)行功能描述； D. 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。6 在VHDL語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是_。A. PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。B. 敏感信號參

4、數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號；C. 進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成；D. 當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。7 嵌套使用IF語句，其綜合結(jié)果可實(shí)現(xiàn)_。A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。8 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗-即面積優(yōu)化，以及提高運(yùn)行速度-即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：_。A.流水線設(shè)計(jì)B. 串行化C. 關(guān)鍵路徑法D. 寄存器配平9 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語句是正確

5、的_。A. idata := 32;B. idata <= 16#A0#;C. idata <= 16#7#E1;D. idata := B#1010#;10.下列EDA軟件中，哪一不具有邏輯綜合功能：_。A. Max+Plus IIB. ModelSimC. Quartus IID. Synplify第1頁 共5頁二、EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義：（14分）1. SOPC2. LUT3. JTAG4. GAL5. EAB6. IP7. HDL三、VHDL程序填空：（10分）下面程序是n輸入與門的VHDL描述，試補(bǔ)充完整。_ ieee;use _.all;en

6、tity andn is_ (n : integer);- 類屬參數(shù)聲明port (a : in std_logic_vector( _ downto 0); c : out std_logic);end;_ behav of _ is- 結(jié)構(gòu)體聲明beginprocess (_)_ int : std_logic;- 變量聲明beginint := _;- 變量賦初值for I in a'length 1 downto 0 loop- 循環(huán)判斷if a(i) = '0' thenint := '0'end if;end loop;c <= _;-

7、 輸出判斷結(jié)果end process;end behav;四、VHDL程序改錯(cuò)：（10分）本題程序?yàn)镋DA實(shí)驗(yàn)中的示例程序sch.vhd，仔細(xì)閱讀程序，回答問題。1.對該程序進(jìn)行編譯時(shí)出現(xiàn)錯(cuò)誤提示：“VHDL Design File “sch” must contain an entity of the same name.”這是什么原因？如何修改？2.修改問題1的錯(cuò)誤后，如果編譯時(shí)出現(xiàn)“Cant open VHDL “WORK” ”這樣的錯(cuò)誤提示。這又是什么原因，如何修改？library ieee;-1use ieee.std_logic_1164.all;-2entity schk is-

8、3port (din, clk, clr: in std_logic;- 串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號-4ab: out std_logic_vector(3 downto 0)- 檢測結(jié)果輸出-5);-6end schk;-7architecture bhv of schk is-8signal q : integer range 0 to 8;-9signal d : std_logic_vector(7 downto 0);- 8位待檢測預(yù)置數(shù)-10begin-11d = "11100101"- 8位待檢測預(yù)置數(shù)-12process (clk, clr)-13b

9、egin-14if clr = '1' then q<= 0;-15else if clk'event and clk = '1' then-16case q is-17when 0 => if din = d(7) then q <= 1; else q <= 0;end if;-18when 1 => if din = d(6) then q <= 2; else q <= 0;end if;-19when 2 => if din = d(5) then q <= 3; else q <=

10、0;end if;-20when 3 => if din = d(4) then q <= 4; else q <= 0;end if;-21when 4 => if din = d(3) then q <= 5; else q <= 0;end if;-22when 5 => if din = d(2) then q <= 6; else q <= 0;end if;-23when 6 => if din = d(1) then q <= 7; else q <= 0;end if;-24when 7 => if

11、din = d(0) then q <= 8; else q <= 0;end if;-25when others => q <= 0;-26end case;-27end if;-28end process;-29process (q)-30begin-31if q = 8 thenab <= "1010"-32elseab <= "1011"-33end if;-34end process;-35end bhv;-361. 在上述程序代碼中存在兩處錯(cuò)誤，編譯時(shí)出現(xiàn)如下提示，試修改錯(cuò)誤：Error: Line 12:

12、 File f:edaschk.vhd: VHDL syntax error: unexpected signal “d” in Concurrent Statement PartError: Line 29:File f:edaschk.vhd: VHDL syntax error: if statement must have END IF, but found PROCESS instead錯(cuò)誤1行號： 程序改為：錯(cuò)誤2行號： 程序改為：第2頁 共5頁五、VHDL程序設(shè)計(jì)：（16分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX

13、的結(jié)構(gòu)體。(a) 用if語句。 (b) 用case 語句。 (c) 用when else 語句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort (sel : in std_logic_vector(1 downto 0);- 選擇信號輸入Ain, Bin : in std_logic_vector(1 downto 0);- 數(shù)據(jù)輸入Cout : out std_logic_vector(1 downto 0) );End mymux;六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（10分）第3頁 共5頁七、綜合題（20分）下圖

14、是一個(gè)A/D采集系統(tǒng)的部分，要求設(shè)計(jì)其中的FPGA采集控制模塊，該模塊由三個(gè)部分構(gòu)成：控制器（Control）、地址計(jì)數(shù)器（addrcnt）、內(nèi)嵌雙口RAM（adram）?？刂破鳎╟ontrol）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。Adram是一個(gè)LPM_RAM_DP單元，在wren為1時(shí)允許寫入數(shù)據(jù)。試分別回答問題下面列出了AD574的控制方式和控制時(shí)序圖AD574邏輯控制真值表（X表示任意）CECSRCK12_8A0工 作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動(dòng)12位轉(zhuǎn)換100X1啟動(dòng)8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效1010

15、1低4位加上尾隨4個(gè)0有效AD574工作時(shí)序：問題：1. 要求AD574工作在12位轉(zhuǎn)換模式，K12_8、A0在control中如何設(shè)置？2. 試畫出control的狀態(tài)機(jī)的狀態(tài)圖3. 地址計(jì)數(shù)器每當(dāng)ClkInc時(shí)鐘上升沿到達(dá)，輸出地址加1，請對該模塊進(jìn)行VHDL描述。Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity cnt10 isPort (ClkInc, Cntclr : in std_logic;- 時(shí)鐘信號和清零信號輸入Wraddr : out std_logic_vecto

16、r (9 downto 0) );End cnt10;第4頁 共5頁4. 根據(jù)狀態(tài)圖，試對control進(jìn)行VHDL描述Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity control isPort (CLK, STATUS: in std_logic;- 時(shí)鐘信號和AD轉(zhuǎn)換狀態(tài)信號輸入ADDATA: in std_logic_vector (11 downto 0);- 轉(zhuǎn)換數(shù)據(jù)輸入CS, CE, A0, RC, K12_8 : out std_logic;- AD574控制信號Cl

17、kInc: out std_logic;- 地址計(jì)數(shù)器時(shí)鐘信號rddata : out std_logic_vector (11 downto 0) );- 轉(zhuǎn)換數(shù)據(jù)輸出End control;5. 已知adram的端口描述如下ENTITY adram ISPORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); - 寫入數(shù)據(jù)wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 寫入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 讀地址wren: IN STD_LOGIC := '1' - 寫使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) - 讀出數(shù)據(jù));END adram;試用例化語句，對整個(gè)FPGA采集控制模塊進(jìn)行VHDL描述Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity ADC574 isPort (CLK, STATUS: in std_